KR20070038543A - 듀얼 컴퓨터 시스템의 데이터 및/또는 명령에 대한 액세스지연 방법 및, 상응하는 지연 유닛 - Google Patents

Abstract

본 발명은 제1 컴퓨터(100)와 제2 컴퓨터(101)를 갖는 듀얼 컴퓨터 시스템의 데이터 및/또는 명령에 대한 액세스 지연 방법 및 지연 유닛(102)에 관한 것이며, 제1, 제2 컴퓨터는 타임 오프셋되게 작동하고, 지연 유닛은 듀얼 컴퓨터 시스템의 타임 오프셋이 2개의 컴퓨터 중 적어도 하나에서 데이터 및/또는 명령에 액세스할 때 보상되도록 형성된다. 또한 본 발명은, 에러 검출을 위한 에러 검출 메카니즘을 갖는 하나의 컴퓨터 시스템의 데이터 및/또는 명령에 대한 지연 방법 및 지연 유닛에 관한 것이며, 이는 데이터 및/또는 명령에 대한 지연되지 않은 액세스 사이의 지속 및 에러 검출이 보상되는 것을 특징으로 한다.

지연 유닛, 듀얼 컴퓨터 시스템, 데이터 버스, 명령 버스, 전환 모듈, 테스트 유닛

Description

듀얼 컴퓨터 시스템의 데이터 및/또는 명령에 대한 액세스 지연 방법 및, 상응하는 지연 유닛{METHOD FOR DELAYING ACCESS TO DATA AND/OR COMMANDS OF A DUAL COMPUTER SYSTEM, AND CORRESPONDING DELAYING UNIT}

본 발명은 종래 기술로부터 언급된, 독립항의 특징들에 따른 듀얼 컴퓨터 시스템의 데이터 및/또는 명령에 대한 액세스 지연 방법 및, 상응하는 지연 유닛에 관한 것이다.

특히 차량 또는, 기계 영역과 같은 산업용 제품 영역 및, 자동화와 같은 미래의 적용예에서, 안전 임계적인 사용을 위해서 마이크로프로세서 또는 컴퓨터에 기초를 둔 제어 시스템 및 조절 시스템이 꾸준하게 점점 더 많이 사용된다. 이 경우 듀얼 컴퓨터 시스템 또는 듀얼 프로세서 시스템(듀얼 코어)은 안전 임계적인 적용예, 특히 차량에서 로킹 방지 시스템, 전자식 주행 안정 프로그램(ESP) 및, 드라이브-바이-와이어 또는 스티어-바이-와이어 및 브레이크-바이-와이어 등과 같은 엑스-바이-와이어-시스템 또는, 그 외의 네트워크 시스템을 위한, 오늘날 널리 알려진 컴퓨터 시스템이다. 미래의 적용예에서 이와 같이 높은 안전성 요구를 만족시키기 위해, 특히 컴퓨터 시스템의 반도체 구조가 축소될 때 발생하는 일시적인 에러에 대처하기 위해 뛰어난 성능의 에러 메카니즘과 에러 처리 메카니즘이 요구된 다. 이 경우 코어 자체 즉, 프로세서를 보호하는 것은 비교적 어렵다. 이에 대한 해결 방안은 언급한 바와 같이 듀얼 컴퓨터 시스템 또는 에러를 검출하기 위한 듀얼 코어-시스템의 사용이다.

그러나 이와 같은 듀얼 컴퓨터 시스템의 경우, 데이터, 특히 에러 검출을 위한 출력 데이터들이 출력에서야 비로소, 또는 출력 이후에 비교되는 문제점이 있다. 즉 상기 데이터들은 데이터 및/또는 명령들이 정확한지가 확실해지기도 전에, 이미 외부 싱크에, 즉 데이터 버스 또는 명령 버스에 의해서 접속된 메모리 또는 그 외의 입/출력 요소와 같은 부품들에 전달된다. 이로써 액세스, 즉 에러가 있는 데이터 및/또는 명령에 대한 기록 연산 및/또는 판독 연산이, 특히 메모리 액세스에 에러가 있을 때 실시될 수 있다. 이런 문제점으로 인해, 특정의 시스템 상태가 다시 형성될 때, 에러의 결과로 스위치오프될 때, 에러 중지 후 정확한 데이터가 발생할 때, 브레이크다운 후 시스템이 다시 준비될 때 및, 원래 상태로 리턴되는 회로 구성일 때(이는 또한 복구로서도 표현된다), 에러가 발생할 수 있거나, 이는 단지 매우 높은 비용 하에서만 가능할 수 있다. 상기와 같은 에러는, 듀얼 컴퓨터 시스템의 적어도 하나의 컴퓨터에 의한 기록 연산 및/또는 판독 연산의 형태인 액세스를 통해 전체 시스템과 이에 연결된 유닛들에 에러를 일으킬 수 있으며, 이 경우 어떤 데이터 및/또는 명령의 에러가 변경될 수 있는지를 검출하는 것이 불가능한 점은 매우 중요하다.

따라서 본 발명의 목적은 언급한 문제점을 해결하는 것이며, 특히 듀얼 컴퓨터 시스템의 액세스 시 즉, 기록 연산 및/또는 판독 연산 시의 에러를 검출하고 방지함으로써 듀얼 컴퓨터 프로그램의 복구 시의 어려움을 방지하는 것이다.

본 발명은 에러 검출 메카니즘을 갖는 하나의 컴퓨터 시스템의 데이터 및/또는 명령에 대한 지연 방법 및 지연 유닛에 관한 것이며, 상기 지연 유닛은 데이터 및/또는 명령에 대한 지연되지 않은 액세스 사이의 지속 및 에러 검출이 보상되도록 형성된다.

또한 본 발명은 제1 컴퓨터와 제2 컴퓨터를 갖는 듀얼 컴퓨터 시스템의 데이터 및/또는 명령에 대한 기록 연산 및/또는 판독 연산인 액세스를 지연하기 위한 방법에 관한 것이며, 제1, 제2 컴퓨터는 특히 사전 설정된 타임 오프셋으로 작동하고, 듀얼 컴퓨터 시스템의 타임 오프셋은 2개의 컴퓨터 중 적어도 하나에서 데이터 및/또는 명령에 액세스할 때 보상되도록 형성되고, 이를 위해 상응하게 스위치오프되는 본 발명에 따른 지연 유닛이 사용된다.

바람직하게 제1 컴퓨터의 데이터 및/또는 명령이 제2 컴퓨터의 데이터 및/또는 명령과 비교됨으로써 에러가 검출되는 지연 유닛 및 방법이 제시되며, 이 경우 특히 에러가 검출될 때까지, 컴퓨터의 듀얼 프로세서 시스템의 데이터 및/또는 명령에 대해서 액세스 즉, 기록 연산 및/또는 판독 연산이 지연되도록, 지연 유닛이 스위치오프되거나 지연이 실행된다. 이로써 에러가 있는 데이터 및/또는 명령에 대한 액세스 즉, 기록 연산 및/또는 판독 연산이 방지될 수 있다.

듀얼 컴퓨터 시스템의 2개의 컴퓨터 또는 듀얼 컴퓨터 시스템 자체는 데이터 버스를 통해서 적어도 하나의 제1 부품에 연결되며, 지연 유닛은 듀얼 컴퓨터 시스템의 적어도 하나의 컴퓨터와 데이터 버스의 적어도 하나의 제1 부품 사이에서 로컬화된다.

듀얼 컴퓨터 시스템 또는 2개의 컴퓨터는 명령 버스를 통해서 적어도 하나의 제2 부품에 연결될 수 있으며, 바람직하게 지연 유닛은 듀얼 컴퓨터 시스템의 적어도 하나의 컴퓨터와 명령 버스의 적어도 하나의 제2 부품에 접속되거나 상기 지점에서 로컬화된다.

혼합된 데이터/명령 버스를 갖는 다른 실시예에서, 듀얼 컴퓨터 시스템 또는 듀얼 컴퓨터 시스템의 2개의 컴퓨터는 적어도 하나의 제3 부품에 연결되며, 이 경우 지연 유닛은 듀얼 컴퓨터 시스템의 적어도 하나의 컴퓨터와 혼합된 데이터/명령 버스의 적어도 하나의 제3 부품 사이에서 바람직하게 로컬화되거나 상기 지점에서 스위치온된다. 이 경우 액세스인, 기록 연산 및 판독 연산이, 또는 기록 연산만이, 또한 상황에 따라 판독 연산만이 지연되도록, 바람직하게 방법이 구성되거나 지연 유닛이 형성된다. 데이터 버스 및/또는 명령 버스에 상응하게 접속된 제1 및/또는 제2 부품에 대해서 적어도 하나의 컴퓨터의 기록 연산이 지연됨으로써, 에러가 있는 데이터 출력 및/또는 명령 출력, 특히 메모리 내의 에러가 있는 입력이 방지될 수 있으므로, 이전에 반응한 결과가 특히 전체 시스템에 대해서 발생하지 않는다.

마찬가지로, 판독 연산을 동시에 또는 단독으로 지연시킬 수 있으므로, 듀얼 컴퓨터 프로그램의 적어도 하나의 컴퓨터에 대한 데이터 및/또는 명령의 입력 시에도 에러 방지가 실행될 수 있으며, 이는 한편으로 조사된 데이터 및/또는 명령이 전달되거나, 통합되지 않은 전달에 의해서 시스템 에러가 발생할 수 있기 때문이다. 동시에 복구 시의 문제점이 방지될 수 있다.

바람직하게 지연 유닛은 특히 사전 설정 가능하거나 조정 가능한 지연부 및, 멀티플렉스-모듈로서, 또한 바람직하게는 안전한 멀티플렉스-모듈로서 실시된 전환 모듈을 갖는 지연 부재를 포함한다. 안전한 멀티플렉스-모듈은, 비트-전환 요소가 제공되고, 액세스에 대한 지연과 액세스에 대해 지연되지 않음 사이의 전환이 제어 신호, 특히 기록 신호/판독 신호 또는 이로부터 유도된 신호에 의해서 실행되도록 형성되며, 상기 신호는 테스트 유닛, 특히 완전-자체-검증-검사기(Totally-Self-Checking(TSC)-Checker)에서 조사된다. 상기 제어 신호는 우선 비트-전환 요소에 제공된 다음 테스트 유닛에 제공된다.

지연 유닛은 바람직하게, 상기 지연 유닛 자체가 특히 테스트 유닛을 통해서 에러 검출되게 작용하도록 즉, 에러 검출되게 실행되도록, 또한 특히 에러 처리를위해서 이용 가능한 추가의 에러 신호를 출력하도록 형성될 수 있다.

예컨대 에러가 있는 데이터 및/또는 명령이 기록됨으로써 기록 연산에 의해서 시작되는 에러를 방지하기 위해, 바람직하게 지연 유닛은, 기록 연산을 판독 연산으로 변경함으로써 에러가 있는 데이터 및/또는 명령의 기록을 방지하는 변경 신호가 제공되도록 형성된다.

상기와 같이 본 발명에 따른 지연 유닛, 상기와 같이 본 발명에 따른 지연 방법은 이로써 동기화된, 특히 클록 동기화된 및, 클록 동기화되지 않은 즉, 동기화되지 않은 듀얼 프로세서 시스템 또는 듀얼 컴퓨터 시스템에 대해서 균일하게 사용될 수 있으며, 또한 데이터의 출력 중에서야 또는 데이터의 출력 후에 에러가 검출될 수 있는 에러 검출 메카니즘을 갖는 그 외의 컴퓨터에서, 또한 데이터의 출력 주기가 아닐 경우 에러 신호는 에러 방지를 위해서 적절한 시기에 제공된다. 따라서 앞서 언급한 에러는 데이터 및/또는 명령에 대한 액세스 시 방지되며, 특히 메모리 액세스에 대한 데이터 및/또는 명령이 듀얼 프로세서 또는 듀얼 컴퓨터 시스템 내의 에러로 인해서 손상되지 않는 것이 보장될 수 있다. 더욱이 듀얼 컴퓨터 시스템의 복구 시, 언급한 어려움이 방지될 수 있다.

추가의 장점들과 바람직한 실시예들은 실시예의 상세한 설명 및 청구항의 특징들에 제시된다.

본 발명은 또한 도면에 의해서 더 자세히 설명된다.

도1은 본 발명에 따른 지연 유닛을 갖는 듀얼 컴퓨터 시스템 또는 듀얼 프로세서 시스템을 도시한 도면이다.

도2는 본 발명에 따른 지연 유닛의 제1 실시예를 도시한 도면이다.

도3은 본 발명에 따른 지연 유닛의 제2 실시예를 도시한 도면이다.

도4는 멀티플레스-모듈, 특히 본 발명에 따른 지연 유닛의 안전한 멀티플렉서를 도시한 도면이다.

본 발명은 실시예들에 의해서 더 자세히 설명된다.

도1은 특히 마스터 컴퓨터인 제1 컴퓨터(100)와, 슬레이브-컴퓨터인 제2 컴 퓨터(101)를 갖는 듀얼 컴퓨터 시스템을 도시한다. 전체 시스템은 사전 설정 가능한 클록 또는 사전 설정 가능한 클록 주기(CLK)로 작동한다. 컴퓨터(100)의 클록 입력부(CLK1) 및, 컴퓨터(101)의 클록 입력부(CLK2)를 통해서 상기 시스템에 클록이 제공된다. 듀얼 컴퓨터 시스템에는 예컨대 에러 검출을 위한 특징이 포함되는데, 즉 제1 컴퓨터(100)와 제2 컴퓨터(101)는 타임 오프셋, 특히 사전 설정된 타임 오프셋 또는 사전 설정된 클록 오프셋으로 작동한다. 이 경우 타임 오프셋에 대한 임의의 시간이 사전 설정될 수 있으며 클록 주기의 오프셋에 대한 임의의 클록도 사전 설정될 수 있다. 이는 클록 주기의 적분의 오프셋일 수 있지만, 상기 실시예에서는 예컨대 1.5 클록의 오프셋이 도시되며, 여기서 제1 컴퓨터(100)는 제2 컴퓨터(101)에 앞서서 1.5 클록 주기로 작동된다. 상기 오프셋을 통해, 소위 공통 모드 장애(common mode failures)가 컴퓨터 또는 프로세서들 즉, 듀얼 코어 시스템의 코어를 동시에 손상시키고 이로써 검출되지 않은 채 유지되는 것은 방지될 수 있다. 즉 상기의 공통 모드 장애는 프로그램 순서 내에서 상이한 시점에 오프셋을 통해서 컴퓨터에 관련되며, 이에 따라 2개의 컴퓨터에 대해서 상이한 효과를 일으키므로 에러가 검출될 수 있다. 클록 오프셋이 없는 동일한 유형의 에러 작용은 경우에 따라 비교에 의해 검출될 수 없으며, 이는 방지된다. 시간 또는 클록에 대한 상기 오프셋, 특히 여기서 듀얼 컴퓨터 시스템 내의 1.5 클록 주기를 실행하기 위해서, 오프셋 모듈(112 내지 115)가 실행된다.

언급한 공통 모드 장애를 검출하기 위해, 상기 시스템은 예컨대 사전 설정된 타임 오프셋 또는 클록 주기 오프셋으로, 특히 여기서는 1.5 클록 주기로 작동하는 데 즉, 컴퓨터, 예컨대 컴퓨터(100)가 부품, 특히 외부 부품들(103, 104)에 직접 반응하며, 또한 제2 컴퓨터(101)는 정확히 1.5 클록 주기의 지연으로 작동한다. 이 경우 소정의 1.5 주기 지연 즉, 1.5 클록 주기를 발생시키기 위해, 컴퓨터(101)는 반전 클록을 클록 입력부(CLK2)에서 공급 받는다. 그러나 컴퓨터의 언급한 연결부들 즉, 그 데이터 또는 명령들이 언급한 클록 주기 즉, 여기서는 1.5 클록 주기만큼 버스를 통해서 지연되어야 하므로, 이를 위해 언급한 바와 같은 오프셋 모듈 또는 지연 모듈(112 내지 115)이 제공된다. 2개의 컴퓨터 또는 프로세서(100, 101) 외에, 부품들(103, 104)이 제공되며, 이들은 버스 라인(116A, 116B, 116C)으로 구성된 버스(116) 및, 버스 라인(117A, 117B)으로 이루어진 버스(117)을 통해서 2개의 컴퓨터들(100, 101)에 연결된다. 117은 명령 버스이며, 명령 어드레스 버스는 117A로, 부분-명령(데이터) 버스는 117B로 도시된다. 어드레스 버스(117A)는 명령 어드레스 연결부(IA1)(인스트럭션 어드레스 1)에 의해서 컴퓨터(100)에, 명령 어드레스 연결부(IA2)(인스트럭션 어드레스 2)에 의해서 컴퓨터(101)에 연결된다. 명령 자체는 부분-명령 버스(117B)에 의해서 전달되며, 상기 버스는 명령 연결부(I1)(인스트럭션 1)에 의해서 컴퓨터(100)에, 명령 연결부(I2)(인스트럭션 2)에 의해서 컴퓨터(101)에 연결된다. 117A와 117B로 이루어진 명령 버스(117)에는 부품(103), 예컨대 명령 메모리, 특히 안전한 명령 메모리 또는 이와 동등한 메모리가 삽입된다. 또한 특히 명령 메모리인 상기 부품은 상기 실시예에서 클록(CLK)으로 작동한다. 이 외에, 데이터 버스(116)가 도시되며, 이는 데이터 어드레스 버스 또는 데이터 어드레스 라인(116A) 및 데이터 버스 또는 데이터 라인(116B)를 포함 한다. 이때 116A 즉, 데이터 어드레스 라인은 데이터 어드레스 연결부(DA1)(데이터 어드레스 1)에 의해서 컴퓨터(100)에, 데이터 어드레스 연결부(DA2)(데이터 어드레스 2)에 의해서 컴퓨터(101)에 연결된다. 마찬가지로 데이터 버스 또는 데이터 라인(116B)은 데이터 연결부(DO1)(데이터 아웃 1)와 데이터 연결부(DO2)(데이터 아웃 2)에 의해서 컴퓨터(100 또는 101)에 연결된다. 또한 데이터 버스(116)에는 데이터 버스 라인(116C)이 속하며, 상기 데이터 버스 라인은 데이터 연결부(DI1)(데이터 인 1)와 데이터 연결부(DI2)(데이터 인 2)에 의해서 각각 컴퓨터(100 또는 101)에 연결된다. 라인들(116A, 116B, 116C)로 이루어진 상기 데이터 버스(116)에는 부품(104)이 삽입되는데, 예컨대 데이터 메모리, 특히 안전한 데이터 메모리 등이 삽입된다. 또한 상기 부품(104)은 상기 실시예에서 클록(CLK)을 공급 받는다.

임의의 부품들을 대표하는 부품(103, 104)은 데이터 버스 및/또는 명령 버스를 통해서 듀얼 컴퓨터 시스템의 컴퓨터에 연결되며, 이에 상응하게 기록 연산 및/또는 판독 연산에 대한, 듀얼 컴퓨터 시스템의 데이터 및/또는 명령에 의한 액세스는 에러가 있는 데이터 및/또는 명령을 받거나 전송할 수 있다. 에러 방지를 위해, 에러 검출 제너레이터(105, 106, 107)가 제공되며, 이는 예컨대 패리티-비트 또는 예컨대 에러-수정-코드 즉, ECC 등과 같은 다른 에러 코드와 같이 에러 검출을 발생시킨다. 또한 예컨대 패리티-비트 또는 ECC와 같은 다른 에러 코드의 각각의 에러 검출을 확인하기 위해서, 상응하는 에러 검출 검사 장치 또는 체크-장치(108, 109)가 제공된다.

듀얼 컴퓨터 시스템 내의 중복 실행에 대한 데이터 및/또는 명령에 대한 비교는 비교기(110, 111)에서 도1에 도시된 바와 같이 실행된다. 그러나 특히 컴퓨터들(100, 101) 사이의 타임 오프셋, 특히 클록 오프셋 또는 클록 주기 오프셋이 비동기화된 듀얼 프로세서 시스템을 통해서 또는, 동기화된 듀얼 프로세서 프로그램에서 동기화의 에러를 통해서 또는, 상기 실시예에서와 마찬가지로 에러 검출을 위한 소정의 시간 또는 여기서 1.5 클록 주기인 클록 주기 오프셋을 통해서 존재하면, 상기 시간 또는 클록 오프셋에서 특히 하나의 컴퓨터(100)는 다른 부품 또는 액추에이터 또는 센서에 대해서도, 부품, 특히 여기서는 메모리(103 또는 104)와 같은 외부 부품 내의 에러가 있는 데이터 및/또는 명령을 기록 또는 판독할 수 있다. 따라서 컴퓨터는 에러가 있는 방식으로도, 제공된 판독 액세스 대신에, 상기 클록 오프셋을 통해서 기록 액세스를 실행할 수 있다. 물론 이 시나리오는 데이터 및/또는 명령을 바로 에러가 있게 변경할 수도 있는 분명한 표시 가능성 없이 전체 시스템 내에 에러를 일으키므로, 복구-문제점도 생긴다.

이런 문제점을 해결하기 위해, 도시된 바와 같이 지연 유닛(102)이 데이터 버스의 라인에, 그리고/또는 명령 버스에 접속된다. 개관의 용이함의 이유로, 데이터 버스 내로의 접속 만이 도시된다. 이는 물론 명령 버스와 관련해서 정확하게 가능하며 고려될 수 있다. 상기 지연 유닛(102)은 액세스, 여기서는 특히 메모리 액세스를 지연시키므로, 특히 비교기(110, 111)에 의한 에러 검출 시 적어도, 듀얼 컴퓨터 시스템 내에 에러 신호가 발생할 때까지 즉, 듀얼 컴퓨터 시스템 내에서 에러 검출이 실행될 때까지, 가능한 타임 오프셋 또는 클록 오프셋이 보상된다. 이 경우 다양한 변형예가 실행될 수 있다:

기록 및 판독 연산의 지연, 선호되지 않을 지라도 기록 연산만의 지연, 판독 연산의 지연이다. 변경 신호, 특히 에러 신호를 통해, 지연된 기록 연산이 판독 연산으로 변형될 수 있으며, 이는 에러가 있는 기록을 저지하기 위해서이다.

지연 유닛(102)의 다양한 유형의 실행은 도2, 도3에 도시된다. 지연 유닛(102)의 목적은 언급한 타임 오프셋 또는 클록 주기 오프셋의 범위 내에서 액세스를 지연시키는 것이며, 이는 상기 오프셋을 보상하기 위해서, 특히 상응하는 데이터 및/또는 명령 또는 각각의 어드레스를 확인 및 수정할 때까지 부품, 특히 외부 부품에 대한 컴퓨터(100)의 기록 연산을 구현하기 위해서이다. 지연 유닛은 또한, 상기 지연 유닛 내에서 에러가 검출되어 에러 신호(EO)를 통해서 외부로 신호화되도록 실행될 수 있으며, 이는 도2, 도3에 의해서 다시 한 번 더 자세히 설명된다.

도2는 특히 멀티플렉스-모듈인 2개의 전환 모듈(201, 200), 지연 부재(204) 및, 검사 장치 또는 테스트 장치(203)인 특히 TSC-검사기를 갖는 지연 유닛을 도시한다. 지연 유닛은 2개의 분기들 즉, 멀티플렉서(201)를 포함하여 멀티플렉서(200)의 하부 입력 패스(path)(하부의 3개의 화살표)에 상응하는 판독 분기와, 기록 분기 즉, 멀티플렉서(200)의 상부 입력 패스(상부의 3개의 화살표)로 구성된다. 즉 지연 유닛은 특히 기록 연산을 상기 유닛이 지연시켜야 할 때, 2개의 패스들로 구성되며 상기 패스들 사이에서 전환 장치, 특히 멀티플렉서(200)을 통해서 전환이 이루어질 수 있다. 하나의 패스에서 데이터 및/또는 명령은 여기서 DO1(데 이터 아웃 1), 여기서 DA1(데이터 어드레스 1)인 상응하는 어드레스 및, 여기서 특히 추가적인 메모리 제어 신호(MC)를 지연되지 않게 통과하며, 다른 분기에 이들은 지연 부재(204)를 통해서 지연된다. 2개의 패스들 사이의 전환은, 전환 신호, 특히 기록/판독 신호(R/W) 또는 그 반전 즉, 이로부터 유도된 신호 반전(R/W)(=R/W=R/W, 도2 내지 도4에서 선으로 도시)을 통해서 실행된다.

지연 부재(204)를 갖는 기록 분기에서, 예컨대 사전 설정된 1.5 클록 주기일 때 앞서 설명한 바와 같이 2개의 클록 주기만큼 지연이 실행되므로, 1.5 클록 주기인 필요한 최소치보다 더 길므로, 메모리에서는 동일한 클록 입력부(CLK)가 사용되는 것이 허용된다. 즉 상기 지연은 적어도, 제공된 타임 오프셋(여기서는 1.5 클록 주기)만큼 크지만, 상기 실시예에서와 같이 더 클 수도 있다. 일관성을 형성하기 위해, 해당 어드레스 신호 및 제어 신호는 균등하게 지연된다. 이는 언급한 바와 같이, 명령 버스에 대해서와 마찬가지로, 데이터 버스(예컨대 DA1, DO1을 갖는 데이터 버스로 도시됨)에 대해서도 고려할 수 있다. 이 표현은 IA1에 대한 명령 버스에 쉽게 전달될 수 있다.

도2, 도3에서 개별 연결부들에 대한 비트 수는 예컨대, 상기 실시예에서 16비트-시스템과 하나의 패리티-비트가 더해지도록(16비트 + 1패리티 = 17비트) 선택된다. 예컨대 8, 32 64와 같이 다른 비트폭과 패리터-비트와의 합에 대한 전달 또는 더 넓은 에러 검출은 문제 없이 가능하며 본 발명에 따라 제안될 수 있다. 마찬가지로 메모리 제어 신호(MC)를 위해서 4비트가 선택될 수 있다. 5비트 수는 접속된 추가의 R/W-반전-비트를 통해서 5비트(4비트 + 1R/W 반전 = 5비트)로서 제시 된다. 전환 모듈(200)의 하부 입력 분기에서(하부의 3개의 화살표이며 전환 모듈(201)을 포함), 지연은 전환 장치(200)에 의해서 바이패스되는데 즉, 전환 신호(특히 기록/판독 신호(R/W) 또는 이로부터 유도된 반전(R/W)을 사용함으로써)를 통해 제어되어 바이패스된다. R/W(기록/판독 신호)를 사용할 때, 상기 신호는 반전 부재(205)를 통해서 반전된 기록/판독 신호로 된다. 제2 전환 모듈(200), 특히 데이터 및/또는 명령(여기서는 예컨대 데이터)이 다시 통합되는 제2 멀티플렉서는 마찬가지로 상기 신호, 특히 기록/판독 신호(R/W) 및, 반전된 신호를 통해서 제어된다. 이하에서 설명되는 바와 같이, 바람직하게 상기 신호는 지연된 패스로부터 취해지며 즉, 지연 부재(204) 후방에서 취해진다.

바람직하게, 지연된 기록/판독 신호(R/W) 또는 이로부터 반전된 반전-R/W(=반R/W)가 선택되는데, 이는 이와 같지 않은 경우, 연결된 다른 신호가 제공되기 전에 2개의 클록 주기가 지연되지 않은 채, 경우에 따라 액세스, 특히 기록 액세스가 시작될 수 있기 때문이다. 이는 경우에 따라, 판독 액세스와 기록 액세스 사이의 전환에 문제를 일으킬 수 있다. 예컨대 판독 액세스(판독 연산)가 기록 액세스(기록 연산) 바로 뒤에 실행될 때, 지연된 기록 액세스와 이에 바로 후속된 판독 액세스는 병렬로 실시되어야 한다. 기록 연산과 후속하는 판독 연산 사이에 정확히 2클록의 간격이 있어서는 안되며 또는, 기록 연산과 후속하는 판독 연산 사이에 2개의 클록 주기의 최소 간격이 실행될 때 더 간단히 이뤄질 수 있다. 기록 연산에서는, 기록 연산 지속의 간격이 전환 모듈(200)의 출력부에서 발생할 수 있다. 상기 간격 동안, 전환 모듈(200) 즉, 멀티플렉서는 판독 분기 즉, 멀티플렉서(200)의 하 부의 3개의 입력부들을 활성화시키며, 상기 분기의 지연되지 않은 데이터 또는 어드레스 및 제어 정보들은 아직 기록 연산에 속한다. 상기 정보들 즉, 선행된 연산이 버스에 도달하는 것을 방지하기 위해, 전환 장치(201)가 제공되며, 상기 장치는 이 경우 예컨대 도2에 도시된 바와 같이 No 연산과 같은 비임계적인 상수를, 멀티플렉서(200)가 경우에 따라 상부의 3개의 입력 패스 즉, 지연된 입력 패스로 전환되고 현재 기록 연산이 실시될 때까지, 대기 시간 동안 멀티플렉서(200)의 하부 입력부에 제공한다.

이 경우 다른 부품들에 대해서 인터페이스를 보호하기 위해, 신호 데이터 어드레스(DA1)(데이터 어드레스), 데이터 출력부(DO1)(데이터 아웃) 및, 제어 신호(메모리 제어)(MC)가 각각 상기 실시예에서 단순한 패리티-비트를 통해서 보호된다. 상기 패리티는 명령 버스에 대한 체크 유닛(109 또는 108)을 통해서 보호되며, 도1에 도시되지 않은 바와 같이, 메모리 제어 신호(MC)는 추가의 메모리 검사기(202)를 통해서 보호된다. 상기 신호의 패리티 비트는 나머지 신호들과 마찬가지로, 지연 부재(204)를 통해서 균등하게 지연된다. 각각의 신호 유형 DA1, DO1 및 MC의 신호들이 독립적으로 지연 유닛 내에서 안내되기 때문에, 상기 단순한 패리티-비트는 개별 에러에 대해서 충분한 보호를 가능하게 한다. 복수의 에러 검출 또는 다중 에러의 보호 및 수정 시, 언급한 바와 같이 더 뛰어난 성능의 에러 검출이 사용될 수 있다.

전환 신호 또는 변경 신호 즉, 여기서 기록/판독 신호(R/W)가 전환 모듈을 제어하기 위해서 특수한 역할을 충족하기 때문에, 이들은 특수한 실시예에서 한 번 더 적절하게 보호되어야 한다. 이는 듀얼 레일 코드(즉 2개의 트랙)를 통해서, 지연 유닛으로의 입력 시에 바로 실행되어야 하며, 이는 도4와 관련해서 한 번 더 정확하게 설명된다.

추가의 기능은 패스(DAE/DOE, 206, 207 및 208)를 통해서 구현될 수 있다. 또한 예컨대 페일 세이프(Fail safe) 메모리와 같은 표준 부품에 에러가 있거나 기록 연산이 판독 연산으로 전환될 때 기록 연산이 보호될 수 있다. 듀얼 코어의 에러 신호(DAE/DOE)는 듀얼 레일 코드로서 제공된다. 이는 싱글-레일 신호로서 변환되지만, 그 이전에 타임 오프셋이 그 사이에 존재한다. 이는 비교 모듈(206) 내에서 특히 XOR-모듈로서 실시될 수 있다. 상기 XOR-부재(206)는 다중 신호로부터 동시에 단일 신호를 형성한다. 선택적으로 지연 부재(207) 내에 0.5 클록 주기의 지연이 더해지며, 이는 에러 신호를 지연 유닛 내의 상응하는 데이터 워드로 시간 정렬하기 위함이다. 이는 본 실시예에서 지연 유닛이 지연 부재(204)에 따라 2 클록 주기만큼 지연되기 때문이다. 블록(208)으로서 예컨대 AND-게이트가 사용되면, 블록(208)의 회로와 관련해서 도시된 바와 같이 기록 액세스를 블록킹하기 위해서 기록/판독 신호(R/W)가 마스킹될 수 있다.

상기 DAE/DOE 입력 즉, 컴퓨터로부터 나온 에러 신호는 202로부터의 메모리 제어부(MC)의 패리티-비트 및 전환 장치(201, 202)의 각각의 전환 또는 변경 신호 즉, 특히 기록/판독 신호(R/W) 및, 이로부터 유도된 반전 기록/판독 신호(반전 R/W)와 마찬가지로 테스트 모듈(203)(특히 TSC-검사기로서 형성됨)에 제공되어 이로부터 추가의 에러 처리를 위해 사용될 수 있는 에러 신호(EO)(에러 아웃)이 제시 된다. 기록/판독 신호(R/W)의 사용과, 멀티플렉서 내의 전환을 위한 R/W의 사용 및, 그 확인은 이미 언급한 바와 같이 도4에서 더 자세히 설명된다.

도2에 따른 지연 유닛에서, 실시예에 따라 출력부에는 지연되지 않거나 지연된 데이터 어드레스 신호(DA1d)(데이터 어드레스 딜레이)와, 지연되지 않거나 지연된 데이터 신호 또는 데이터 출력 신호(데이터 아웃 딜레이)가 판독 연산 또는 기록 연산에 따라 제시되며 또한, 특수한 실시예의 경우 부품, 특히 외부 부품으로서 메모리 모듈이 사용될 때, 마찬가지로 지연되지 않거나 지연된 메모리 제어 신호 또는 메모리 제어 신호(MCd)(메모리 컨트롤 딜레이)가 제시된다.

도3은 제2 실시예에서 지연 유닛을 다시 한 번 도시하며, 지연 유닛은 도시된 바와 같이 하나의 전환 모듈 또는 멀티플렉서(200) 및 2개의 분기로부터 실시될 수도 있다. 도2에서는, 제2 멀티플렉서(200)만이 사용되므로, 입력들(DA1, DO1 및MC)은 상기 멀티플렉서에 바로 제공된다. 동일한 입력들은 이전과 마찬가지로 지연 부재(204)에 의해서 이미 지연되며, 마찬가지로 멀티플렉서(200)에 제공된다. 이때 데이터들(즉 데이터 어드레스(DA1), 데이터(DO1) 및 메모리 제어(MC))은 동시에 2개의 분기로 가며, 기록 연산은 지연되지 않은 패스 내에서 판독 연산으로 변환된다. 기록 연산으로부터 판독 연산으로의 변경 또는 전환은 마찬가지로 기록/판독 신호(R/W) 또는 이로부터 유도된 R/W를 통해서 반전될 수 있다.

그 외에, 제2 실시예는 제1 멀티플렉서(200)가 생략된 것을 제외하고는 제1 실시예와 마찬가지로 비교 가능하게 구성되므로, 이에 관한 한 도면 부호와 기능들은 동일하게 제공된다. 테스트 유닛은 예외인데, 이는 상기 유닛이 에러가 있는 멀티플렉서(201)을 통해서 적은 신호를 제공 받으므로 약간 다르게 구성될 수 있기 때문이며, 따라서 여기에는 도면 부호 303으로 표시된다. 그러나 에러 처리의 범주 내에서 사용 가능한 에러 신호(EO)는 동일하게 제시된다.

특히 부품들이 일반적인 버스에 연결되는 노이만 구조의 경우, 기록 연산만이 지연될 때 바람직하다. 바람직하게 명령 메모리 액세스와 판독 연산은 노이만 구조의 범주 내에서 지연 없이 실행된다.

지연 유닛에서, 전환 모듈 또는 멀티플렉서로서 도4에 따른 안전한 멀티플렉서가 사용될 수 있다. 이 경우 데이터들은 에러 검출 코드, 여기서는 예컨대 패리티-비트를 통해서 보호되며, 제어 신호 즉, 전환 또는 변경 신호, 여기서는 특히 기록/판독 신호(R/W) 및 이로부터 유도된 반전된 기록/판독 신호(반R/W)는 예컨대 듀얼 레일 로직으로 보호된다. 즉 R/W 및 반전 신호는 먼저 안전한 멀티플렉서에 제공되며 거기서부터 테스트 유닛인 TSC-검사기(203 또는 303)에 제공된다. 이러한 사전 설정 하에, 기록/판독 신호의 하나의 트랙의 에러는 테스트 유닛(TSC)(203 또는 303)을 통해서 검출되는 반면, 멀티플렉스 회로 내의 단일 에러는 단순한 출력-비트에 관련되므로, 패리티 체크에 의해서 검출될 수 있다. 즉, 데이터 및/또는 명령은 앞서 실시된 바와 같이 하나의 표준 멀티플렉서 내에서 전환되며, 추가로 패리티-비트 또는 다른 하나의 에러 검출이 전환된다. 제어 신호 즉, 전환 또는 변경 신호(R/W) 및 반전 R/W는 우선 개별 비트에 대한 모든 스위치에 안내되며, 여기서는 특히 AND-게이트인 모듈(401 내지 406)로 안내되고, 상기 모듈에는 마찬가지로 각각의 입력들(I10, I11, I20, I21 내지 In0, In1)이 제공된다. 모듈 또는 401 내지 406으로부터의 그 출력 신호는 도4에 도시된 바와 같이 각각 모듈들(407 내지 409)로 통합된다. 이를 위해 모듈들(407 내지 409)은 특히 OR-게이트로서 실시된다. 이 경우 멀티플렉스 모듈(O1, O2 내지 On)의 출력들이 제시된다. 도4에 도시된 구조는 도2, 도3에 따른 멀티플렉스 모듈의 전체 구조의 하나의 섹션이며, 매 신호 경로마다 17비트 또는 5비트의 비트-폭이 상기 구조 내에 도시된다. 즉 도2, 도3에 상응하는 2개의 멀티플렉스 모듈(201, 200)은 바람직한 형태로 도4에 실시되며, 이는 에러가 있게 전환된 데이터 경로를 이미 설명한 바와 같이 검출해서 에러 검출을 단순화하기 위해서이다. 상기와 같은 에러는 순전히 패리티-검사만으로는 검출될 수 없는데, 이는 비트키퍼가 제공되지 않는 한, 에러가 있는 신호 경로의 데이터들도 적절한 패리티를 포함하기 때문이다.

도1에서 이미 도시된 바와 같이, 에러 검출의 제너레이션을 위한 에러 검출 유닛(105 내지 107)과 에러 검출을 확인하기 위한 에러 확인 유닛(108, 109)이 특히 패리티-비트-확인기 및 패리티-비트-제너레이터로서 제공됨으로써, 부품, 특히 도1의 103, 104에 상응하는 외부 부품들에 대한 인터페이스의 보호를 통해 안전 패킷이 폐쇄된다. 이 경우 발생한 에러 신호들은 도2, 도3에 따른 DAE/DOE-신호로서, 데이터 어드레스 에러 또는 데이터 아웃 에러로서 지연 모듈에서도 설명한 바와 같이 사용될 수 있다.

제어 신호 또는 전환 또는 변경 신호(R/W) 및 R/W 반전이 우선 개별 비트에 대한 모든 스위치에 안내된 다음에야 TSC-검사기에서 확인되는 안전한 멀티플렉서의 사용에 의해, 제어 신호 내의 에러가 테스트를 통해서 상기 신호로부터 검출될 수 있으며 또는, 단 하나의 비트가 에러가 있게 전환될 때 이는 전환될 데이터의 데이터 코드화에 의해서 검출된다.

따라서 본 발명에 의해, 듀얼 컴퓨터 시스템의 범주 내의 안전성은 비교적 단순한 수단에 의해서 현저하게 높아질 수 있다.

Claims (19)

1. 에러 검출 메카니즘을 갖는 컴퓨터 시스템의 데이터 및/또는 명령에 대한 액세스를 지연하기 위한 지연 유닛(102)이며, 상기 지연 유닛은 데이터 및/또는 명령에 대해서 지연되지 않은 액세스와 에러 검출 사이의 지속이 보상되도록 형성되는 지연 유닛.
2. 제1 컴퓨터(100)와 제2 컴퓨터(101)를 갖는 듀얼 컴퓨터 시스템의 데이터 및/또는 명령에 대한 액세스를 지연하기 위한 지연 유닛(102)이며, 상기 제1, 제2 컴퓨터는 타임 오프셋으로 작동하고 상기 지연 유닛은, 듀얼 컴퓨터 시스템의 타임 오프셋이 2개의 컴퓨터 중 적어도 하나에서 데이터 및/또는 명령에 대해서 액세스할 때 보상되도록 형성되는 지연 유닛.
3. 제1항 또는 제2항에 있어서, 상기 제1 컴퓨터(100)의 데이터 및/또는 명령이 제2 컴퓨터(101)의 데이터 및/또는 명령과 비교됨으로써 에러가 검출되며, 상기 지연 유닛(102)은, 에러가 검출될 때까지 듀얼 프로세서 시스템의 데이터 및/또는 명령에 대한 액세스가 지연되도록 형성되는 것을 특징으로 하는 지연 유닛.
4. 제1항 또는 제2항에 있어서, 상기 듀얼 컴퓨터 시스템은 데이터 버스(116)에 의해 적어도 하나의 제1 부품(104)에 연결되며, 상기 지연 유닛(102)은 듀얼 컴퓨 터 시스템의 적어도 하나의 컴퓨터(100)와 데이터 버스의 적어도 하나의 제1 부품(104) 사이에 로컬화되는 것을 특징으로 하는 지연 유닛.
5. 제1항 또는 제2항에 있어서, 상기 듀얼 컴퓨터 시스템은 명령 버스(117)를 통해서 적어도 하나의 제2 부품(103)에 연결되며, 상기 지연 유닛(102)은 듀얼 컴퓨터 시스템의 적어도 하나의 컴퓨터(100)와 명령 버스의 적어도 하나의 제2 부품(103) 사이에 로컬화되는 것을 특징으로 하는 지연 유닛.
6. 제1항 또는 제2항에 있어서, 상기 듀얼 컴퓨터 시스템은 혼합된 데이터/명령 버스를 통해서 적어도 하나의 제3 부품에 연결되며, 상기 지연 유닛은 듀얼 컴퓨터 시스템의 적어도 하나의 컴퓨터와 혼합된 데이터/명령 버스의 적어도 하나의 제3 부품 사이에 로컬화되는 것을 특징으로 하는 지연 유닛.
7. 제1항 또는 제2항에 있어서, 상기 지연 유닛은, 액세스인 기록 연산과 판독 연산이 지연되도록 형성되는 것을 특징으로 하는 지연 유닛.
8. 제1항 또는 제2항에 있어서, 상기 지연 유닛은, 액세스인 기록 연산만이 지연되도록 형성되는 것을 특징으로 하는 지연 유닛.
9. 제1항 또는 제2항에 있어서, 상기 지연 유닛은, 액세스인 판독 연산만이 지 연되도록 형성되는 것을 특징으로 하는 지연 유닛.
10. 제1항 또는 제2항에 있어서, 상기 지연 유닛은 지연 부재(204)와 전환 모듈(200)을 포함하는 것을 특징으로 하는 지연 유닛.
11. 제1항 또는 제2항에 있어서, 상기 지연 유닛은, 액세스의 지연과 액세스의 지연되지 않음 사이에서 전환될 수 있는 것을 특징으로 하는 지연 유닛.
12. 제11항에 있어서, 상기 전환은 기록/판독 신호(R/W) 또는 이로부터 유도된 신호(반전 R/W)를 통해서 시작되는 것을 특징으로 하는 지연 유닛.
13. 제1항 또는 제2항에 있어서, 상기 지연 유닛은, 지연 유닛 자체가 에러 검출되도록 형성되는 것을 특징으로 하는 지연 유닛.
14. 제10항에 있어서, 상기 전환 모듈(200)은 안전한 멀티플렉서로서 실시되는 것을 특징으로 하는 지연 유닛.
15. 제11항 및 제14항에 있어서, 상기 안전한 멀티플렉스 모듈은, 비트 전환 요소(401, 402)가 제공되고, 테스트 유닛(TSC)에서 검사되는 제어 신호(R/W)를 통해서 전환이 실행되도록 형성되며, 제어 신호는 우선 비트 전환 요소에, 그 후 테스 트 유닛에 제공되는 것을 특징으로 하는 지연 유닛.
16. 제1항 또는 제2항에 있어서, 상기 액세스는 기록 연산 또는 판독 연산으로서 형성되며, 상기 지연 유닛은, 기록 연산을 판독 연산으로 변경하는 변경 신호가 제공되도록 형성되는 것을 특징으로 하는 지연 유닛.
17. 제1항 또는 제2항에 따른 지연 유닛을 갖는 듀얼 컴퓨터 시스템.
18. 제1 컴퓨터(100)와 제2 컴퓨터(101)를 갖는 듀얼 컴퓨터 시스템의 데이터 및/또는 명령에 대한 액세스 지연 방법이며, 상기 제1, 제2 컴퓨터는 타임 오프셋으로 작동하고, 듀얼 컴퓨터 시스템의 타임 오프셋은 2개의 컴퓨터 중 적어도 하나에서 데이터 및/또는 명령에 대해서 액세스할 때 보상되는 액세스 지연 방법.
19. 에러 검출을 위한 에러 검출 메카니즘을 갖는 컴퓨터 시스템의 데이터 및/또는 명령에 대한 액세스 지연 방법에 있어서,

    데이터 및/또는 명령에 대해서 지연되지 않은 액세스와 에러 검출 사이의 지속이 보상되는 것을 특징으로 하는 액세스 지연 방법.

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