KR20070019454A - 박막 트랜지스터 기판의 제조 방법 - Google Patents
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Abstract
박막 트랜지스터 기판의 제조 방법이 제공된다. 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 형성하는 단계와, 박막 트랜지스터 상에 보호막을 형성하는 단계와, 보호막 상에 박막 트랜지스터 영역에 위치하는 제1 영역 및 화소 영역에 위치하고 제1 영역보다 두께가 얇은 제2 영역을 포함하며, 컨택홀을 정의하는 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴을 식각 마스크로 이용하여 보호막에 컨택홀을 형성하는 단계와, 포토레지스트 패턴의 제2 영역을 선택적으로 제거하는 단계와, 결과물의 전면에 도전성 산화물을 증착하여, 컨택홀을 통하여 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계 및 제2 영역이 제거된 포토레지스트 패턴 및 포토레지스트 패턴 상에 존재하는 도전성 산화막을 포토레지스트 스트리퍼를 이용하여 제거하는 단계를 포함하되, 도전성 산화물을 증착하기 전 및/또는 후에 제2 영역이 제거된 포토레지스트 패턴을 열처리하는 단계를 포함한다.
박막 트랜지스터, 리프트 오프법, 액정 표시 장치
Description
도 1은 본 발명의 실시예들에 따른 방법으로 제조된 박막 트랜지스터 기판의 단면도이고,
도 2 내지 도 10a 및 도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 공정 단계별 단면도들이고,
도 10b는 본 발명의 일 실시예에 따른 방법으로 열처리된 포토레지스트 패턴의 SEM 사진이고,
도 12 및 도 13a는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 공정 단계별 단면도들이고,
도 13b는 본 발명의 다른 실시예에 따른 방법으로 열처리된 포토레지스트패턴의 SEM 사진이다.
<도면의 주요부분에 대한 부호의 설명>
10: 절연 기판 20: 게이트 전극
30: 게이트 절연막 44: 반도체층
55, 56: 저항성 접촉층 65: 소스 전극
66: 드레인 전극 70: 보호막
80: 화소 전극 100: 포토레지스트 패턴
본 발명은 박막 트랜지스터 기판의 제조 방법에 관한 것으로서, 보다 상세하게는 리프트 오프법을 포함하는 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
현대 사회에서 반도체 집적 회로, 반도체 소자, 반도체 장치 등의 역할은 갈수록 중요해지고 있으며, 다양한 산업 분야에서 광범위하게 사용되고 있다. 특히, 정보화 사회가 가속화 됨에 따라 전자 디스플레이 분야가 발전을 거듭하여 정보화 사회에서 요구하는 다양한 기능을 수행할 수 있는 새로운 기능의 전자 디스플레이 장치가 개발되고 있다.
종래 이러한 전자 디스플레이 분야를 주도한 것으로 음극선관(cathode ray tube)을 들 수 있다. 그러나 음극선관은 무거운 중량, 큰 용적 및 높은 소비 전력 등에서 한계를 지니고 있어, 액정 표시 장치(liquid crystal display), 유기 EL 장치(organic electroluminescent display), 플라즈마 디스플레이 패널(plasma display panel) 등의 평판 표시 장치가 음극선관을 대체할 만한 것으로 각광받고 있다. 이중 액정 표시 장치는 박형화, 경량화가 용이하여 모니터, 노트북, 텔레비전, 휴대폰 등 다양한 분야에 적용되고 있다.
액정 표시 장치는 박막 트랜지스터 어레이가 형성되어 있는 박막 트랜지스터 기판과, 컬러 필터를 포함하는 컬러 필터 기판 및 상기 두 기판 사이에 삽입되어 있는 액정층으로 이루어진다. 액정 표시 장치는 상기 두 기판에 형성된 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하여 화상을 구현한다.
이러한 박막 트랜지스터 기판를 제조하는 방법으로 게이트 배선이나 데이터 배선 등을 미세하게 패터닝하기 위해 포토레지스트 패턴을 이용한 마스크 공정이 사용된다. 그러나, 이와 같은 마스크 공정은 공정 시간을 증가시키고, 제품 원가를 높이는 원인이 되기 때문에, 다양한 방법으로 마스크를 사용하는 공정의 수를 줄이기 위한 연구가 지속되고 있다.
마스크 공정의 수를 줄이기 위한 예로서 종래 하나의 마스크로 반도체층을 패터닝하고, 다른 마스크로 데이터 배선을 패터닝하는 공정으로부터 하나의 마스크를 이용하여 반도체층과 데이터 배선을 패터닝하는 공정이 개발되고 있다. 또, 나아가 하나의 마스크로 박막 트랜지스터 상의 보호막을 패터닝하고, 다른 마스크로 화소 전극을 패터닝하는 공정으로부터 하나의 마스크를 이용하여 보호막 및 화소 전극을 패터닝하는 공정이 개발되고 있다.
여기서 하나의 마스크로 보호막 및 화소 전극을 패터닝하는 공정에서는 통상적으로 리프트 오프법이 사용된다. 리프트 오프법은 패터닝 단계에서 제거하고자 하는 영역의 아래에 위치하는 포토레지스트를 포토레지스트 스트리퍼 등을 이용하여 제거함으로써 상부에 존재하는 물질을 동시에 제거하는 방법이다. 그러나, 상기 포토레지스트의 상부는 아직 제거되지 않은 물질이 덮고 있기 때문에 포토레지스트 스트리퍼가 포토레지스트에 접촉하는 면은 측부에 불과하게 된다. 따라서 포토레지 스트 패턴의 제거에 시간이 많이 소요될 뿐만 아니라, 리프트 오프 공정이 끝난 후에도 포토레지스트 잔류물이 남는 불량이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 공정이 단순화되면서도 포토레지스트 잔류 불량이 개선된 박막 트랜지스터 기판의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 형성하는 단계와, 상기 박막 트랜지스터 상에 보호막을 형성하는 단계와, 상기 보호막 상에 상기 박막 트랜지스터 영역에 위치하는 제1 영역 및 화소 영역에 위치하고 상기 제1 영역보다 두께가 얇은 제2 영역을 포함하며, 컨택홀을 정의하는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 보호막에 상기 컨택홀을 형성하는 단계와, 상기 포토레지스트 패턴의 상기 제2 영역을 선택적으로 제거하는 단계와, 상기 결과물의 전면에 도전성 산화물을 증착하여, 상기 컨택홀을 통하여 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계 및 상기 제2 영역이 제거 된 포토레지스트 패턴 및 상기 포토레지스트 패턴 상에 존재하는 도전성 산화막을 포토레지스트 스트리퍼를 이용하여 제거하는 단계를 포함하되, 상기 도전성 산화물을 증착하기 전 및/또는 후에 상기 제2 영역이 제거된 포토레지스트 패턴을 열처리하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 ""직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below 또는 beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역 들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 사용되는 용어인 "박막 트랜지스터 기판"은 박막 트랜지스터를 적어도 하나 포함하는 기판을 말하며, 박막 트랜지스터와 기판 사이에 다른 구조물이 개재되어 있거나, 그 위에 다른 구조물이 형성되어 있는 경우를 배제하지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 설명한다. 먼저, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 구조에 대하여 설명한다. 도 1은 본 발명의 일 실시예에 따른 방법으로 제조된 박막 트랜지스터 기판의 단면도이다.
도 1을 참조하면, 유리 등의 투명한 물질로 이루어진 절연 기판(10) 상에 게이트 전극(20)이 형성되어 있다. 게이트 전극(20)에는 게이트선(미도시)이 연결되어 외부로부터 인가된 게이트 신호가 전달된다. 필요에 따라 게이트 전극(20)과 동일한 층에 게이트선과 연결되어, 또는 독립적으로 유지 전극(미도시)이 형성될 수 있다. 이하 게이트 전극(20), 게이트선 및 유지 전극 등을 통합하여 언급할 경우 편의상 "게이트 배선"으로 명명하고 게이트 전극(20)의 참조 부호로서 게이트 배선의 참조 부호를 대신하기로 한다.
게이트 배선(20)은 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등으로 이루어질 수 있다. 또한, 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다층막 구조를 가질 수도 있다. 이 경우 한 도전막은 몰리브덴, 크롬, 티타늄, 탄탈륨 또는 이들의 합금 등의 내화성 금속으로 형성되고, 다른 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항을 갖는 알루미늄, 은, 구리 또는 이들의 합금 등으로 형성될 수 있다. 또, 알루미늄, 은, 구리 등을 포함하는 도전막의 상하부에 상기한 내화성 금속으로 이루어진 도전막을 형성될 수도 있으며 이에 제한되지 않는다. 하나의 예로서 몰리브덴/알루미늄/몰리브덴 삼중막을 들 수 있다.
게이트 배선(20) 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다. 게이트 절연막(30)은 기판(10) 전면에 형성되어 게이트 배선(20)을 덮으며, 게이트 배선(20)과 상부의 반도체층(44) 등을 전기적으로 절연한다.
게이트 배선(20)의 게이트 절연막(30) 상부에는 수소화 비정질 규소 등의 반도체로 이루어진 반도체층(44)이 형성되어 있으며, 반도체층(44)의 상부에는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등의 물질로 이루어진 저항성 접촉층(55, 56)이 각각 형성되어 있다. 반도체층(40)은 박막 트랜지스터의 채널부를 이루며, 저항성 접촉층(55, 56)은 하부의 반도체층(44)과 상부의 소스 전극(65) 및 드레인 전극(66) 간의 접촉 저항을 줄여주는 역할을 한다.
저항성 접촉층(55, 56) 위에는 각각 소스 전극(65) 및 소스 전극(65)과 분리된 드레인 전극(66)이 형성되어 있다. 소스 전극(65)은 데이터 신호를 전달하는 데이터선(미도시)에 연결되어 있으며, 드레인 전극(66)은 화소 전극(80)과 연결되어 있다. 유지 전극이 형성되어 있는 경우 필요에 따라 소스 전극(65) 및 드레인 전극(66)과 동일한 층에 유지 전극과 대향하는 도전체 패턴(미도시)이 형성될 수 있다. 이하에서 소스 전극(65), 드레인 전극(66), 데이터선, 도전체 패턴 등을 통합하여 언급할 경우 편의상 "데이터 배선"의 명명하고, 소스 전극(65) 및 드레인 전극(66)의 참조 부호로서 데이터 배선의 참조 부호를 대신하기로 한다. 데이터 배선(65, 66) 하부의 저항성 접촉층(55, 56)은 데이터 배선(65, 66)과 실질적으로 동일한 패턴으로 형성되어 있으며, 반도체(44)은 채널부가 연결되어 있는 점을 제외하고는 데이터 배선(65, 66) 및 저항성 접촉층(55, 56)과 실질적으로 동일한 패턴을 갖는다.
데이터 배선(65, 66)은 게이트 배선(20)과 마찬가지로 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등으로 이루어질 수 있으며, 단일막 또는 다층막 구조를 가질 수 있다.
이와 같은 소스 전극(55) 및 드레인 전극(56)은 게이트 전극(20) 및 반도체층(44)과 함께 박막 트랜지스터를 구성하게 된다.
데이터 배선(65, 66)의 상부에는 절연 기판(10)의 전면에 걸쳐 이들을 덮도록 형성된 보호막(70)이 위치한다. 보호막(70)은 예를 들어 평탄화 특성이 우수하 며 감광성(photosensitivity)을 가지는 유기 물질, 저유전율 절연 물질 또는 무기 물질인 질화 규소(SiNx) 등으로 형성될 수 있다. 보호막(70)에는 드레인 전극을 드러내는 컨택홀(76)이 형성되어 있다.
보호막(70) 위에는 컨택홀(76)을 통하여 드레인 전극(66)과 전기적으로 연결되며 화소에 위치하는 화소 전극(80)이 형성되어 있다. 데이터 전압이 인가된 화소 전극(80)은 상부 기판의 공통 전극과 함께 전기장을 생성함으로써 화소 전극(80)과 공통 전극 사이의 액정층의 액정 분자들의 배열을 결정한다. 화소 전극은 ITO 또는 IZO 등의 도전성 산화물로 이루어질 수 있다.
이하 상기한 바와 같은 박막 트랜지스터의 제조 방법에 대하여 도 2 내지 도 11을 참조하여 상세히 설명한다. 도 2 내지 도 10a 및 도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 공정 단계별 단면도들이다.
도 2를 참조하면, 먼저 유리 등으로 이루어진 절연 기판 상에 스퍼터링 등을 이용하여 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금으로 이루어진 게이트 도전층을 증착하고 패터닝하여 게이트 전극(20) 및 게이트선, 유지 전극 등을 포함하는 게이트 배선(20)을 형성한다.
도 3을 참조하면, 이어서 게이트 배선(20)이 형성되어 있는 기판 상에 질화 규소, 수소화 비정질 규소 및 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등을 예컨대, 화학 기상 증착법(Chemical Vapor Deposition; CVD)을 이용하여 연속 증착하여 게이트 절연막(30), 진성 비정질 규소층(40) 및 도핑된 비정질 규소 층(50)을 형성한다. 이때, 각 층의 두께는 예컨대 각각 1,500Å 내지 5,000Å, 500Å 내지 2,000Å, 300Å 내지 600Å의 범위를 갖도록 한다.
이어서, 도핑된 비정질 규소층(50) 상에 스퍼터링 등을 이용하여 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금으로 이루어진 데이터 도전층(60)을 증착한다.
이어서, 데이터 도전층(60) 상에 포토레지스트막을 도포하고 약 100℃의 온도에서 소프트 베이크(soft bake)한다. 이어서, 노광 및 현상하여 데이터 배선 및 반도체층 패턴을 정의하는 포토레지스트 패턴(100)을 형성한다. 이때, 박막 트랜지스터의 채널부에 대응하는 영역(100a)은 데이터 배선이 형성되는 다른 영역에 비해 두께가 얇게 형성되도록 한다. 상기와 같은 포토레지스트 패턴(100)의 두께 조절을 위해 슬릿 패턴 또는 반투막을 포함하는 마스크가 이용될 수 있다. 이어서 약 120℃의 온도에서 하드 베이크(hard bake)하여 포토레지스트 패턴(100)을 경화한다.
도 4를 참조하면, 이어서 포토레지스트 패턴(100)을 마스크로 사용하여 데이터 도전층(60)을 식각한다. 데이터 도전층(60) 식각은 식각액을 이용한 습식 식각으로 진행될 수 있다. 본 단계에서 데이터선, 도전체 패턴 등이 형성되며, 박막 트랜지스터의 채널부에는 아직 분리되지 않고 연결되어 있는 데이터 도전층(64)이 남게 된다.
도 5를 참조하면, 이어서 포토레지스트 패턴(100)을 마스크로 사용하여 도핑된 비정질 규소층(50), 비정질 규소층(40)을 식각한다. 본 단계의 식각은 식각 기체를 이용한 건식 식각으로 진행되며, 연속적으로 진행될 수 있다. 이때, 상기 식 각에 의하여 포토레지스트 패턴(100)도 전면적으로 일부 제거되어 높이가 낮아지며, 박막 트랜지스터의 채널부에 대응하는 포토레지스트 패턴 영역(100a)은 다른 영역에 비해 두께가 얇기 때문에 전부 제거될 수 있다. 예컨대, 포토레지스트 패턴(100)과 비정질 규소층(40)의 식각 선택비가 동일할 경우 채널부에 대응하는 포토레지스트 패턴 영역(100a)보다 비정질 규소층(40) 및 도핑된 비정질 규소층(50)의 두께가 같거나 더 작으면 상기 식각 공정에서 상기 포토레시즈트 패턴 영역(100a)이 전부 제거될 수 있다. 식각 완료 후에도 상기 포토레지스트 패턴 영역(100a)이 잔류하는 경우에는 에치백(etch back)을 통하여 상기 포토레지스트 패턴 영역(100a)을 완전히 제거하도록 한다. 본 단계에서 채널부의 데이터 도전층(64)이 노출되고, 도핑된 비정질 규소층(54)은 데이터 도전층(64)과 동일한 패턴을 갖게 된다. 또한 반도체층(44) 패턴이 완성된다.
도 6를 참조하면, 이어서 포토레지스트 패턴(100')을 마스크로 이용하여 채널부 영역에 존재하는 데이터 도전층(64)을 식각한다. 상기 식각은 습식 식각으로 진행될 수 있다. 이로써, 소스 전극(65) 및 드레인 전극(66)이 서로 분리되며 데이터 배선(65, 66) 패턴이 완성된다.
도 7을 참조하면, 이어서 포토레지스트 패턴(100')을 마스크로 이용하여 채널부 영역의 도핑된 비정질 규소층(50)을 식각한다. 상기 식각은 건식 식각으로 진행될 수 있다. 이때, 바람직하기로는 채널부 영역의 도핑된 비정질 규소층(50)을 완전히 제거하기 위해 과식각을 하게 되며, 이 과정에서 하부의 반도체층(44)이 일부 식각되어 두께가 얇아질 수 있다. 이로써, 채널부 영역이 분리되며, 상부의 데 이터 배선(65, 66)과 실질적으로 동일한 패턴을 갖는 저항성 접촉층(55, 56)이 완성된다.
도 8을 참조하면, 이어서 데이터 배선(65, 66) 상에 질화 규소 등을 증착하여 보호막을 형성한다. 이어서, 보호막 상부에 포토레지스트막을 도포하고, 약 100℃의 온도에서 소프트 베이크한다. 이어서 노광 및 현상하여 컨택홀을 정의하는 포토레지스트 패턴(110)을 형성한다. 이때 포토레지스트 패턴(110)의 박막 트랜지스터 영역보다 화소 영역의 두께가 더 얇도록 조절한다. 이러한 포토레지스트 패턴(110)의 두께 조절은 슬릿 패턴 또는 반투과막을 포함하는 마스크를 이용함으로써 수행될 수 있다. 이어서 약 120℃의 온도에서 하드 베이크하여 포토레지스트 패턴(110)을 경화한다.
도 9를 참조하면, 포토레지스트 패턴(110)을 마스크로 하여 보호막(70)을 식각하여 드레인 전극(66)을 드러내는 컨택홀(76)을 형성한다. 여기서의 식각은 건식 식각으로 진행될 수 있다. 이어서, 포토레지스트 패턴(110)을 에치백하여, 화소 영역을 덮고 있는 두께가 얇은 부분을 제거한다. 그 결과로서, 도 9에 도시된 바와 같이 박막 트랜지스터 상에만 포토레지스트 패턴(111)이 잔류하게 된다. 이때 포토레지스트 패턴(111)의 두께 또한 포토레지스트 패턴(110)에 비해 얇아진다.
도 10a를 참조하면, 포토레지스트 패턴(111)을 하드 베이크보다 높은 온도, 예컨대 130 내지 200℃의 온도에서 약 10 내지 30분간 열처리한다. 그 결과 포토레지스트 패턴(111a)은 도 10a에 나타난 바와 같이 주름지게 되며 표면적이 넓어진다. 도 10b는 상기와 같은 방법으로 포토레지스트 패턴(111)을 열처리한 후의 SEM 사진이다. 도 10b의 중앙면을 살펴보면 포토레지스트 패턴이 주름져 있는 것을 확인할 수 있다. 이와 같이 표면이 주름지면서 표면적이 넓어진 포토레지스트 패턴은 후술하는 리프트 오프 공정을 용이하게 한다.
도 11을 참조하면, 이어서 포토레지스트 패턴(111a)이 형성된 절연 기판(10)의 전면에 ITO 또는 IZO 등의 도전성 산화물을 증착한다. 그 결과 ITO 또는 IZO 등의 도전성 산화물이 화소 영역을 덮으며 컨택홀(76)을 통하여 드레인 전극(66)과 전기적으로 연결되는 화소 전극(80)이 형성된다. 한편 포토레지스트 패턴(111a) 상에도 도전성 산화막(81)이 여전히 잔류한다.
이어서, 리프트 오프(lift off) 공정에 의해 포토레지스트 패턴(111a) 및 그 상부에 존재하는 도전성 산화막(81)을 제거한다. 즉, 예컨대 아민계, 글리콜계 등을 포함하는 포토레지스트 스트리퍼를 분사 방식 또는 딥 방식 등으로 포토레지스트 패턴(111a)에 접촉시키면, 포토레지스트 스트리퍼가 포토레지스트 패턴(111a)을 용해시켜 보호막(70)으로부터 포토레지스트 패턴(111a)을 박리한다. 이때 동시에 포토레지스트 패턴(111a) 상에 존재하는 도전성 산화막(81)도 제거되게 된다.
상기 공정에서 포토레지스트 패턴(111a) 및 상부의 도전성 산화막(81)의 제거율은 포토레지스트 스트리퍼와의 접촉 시간 및 접촉 면적에 관계된다. 즉, 접촉 시간이 길수록, 접촉 면적이 넓을수록 빠르고 완전한 제거가 이루어진다. 그런데, 포토레지스트 패턴(111a)은 도전성 산화막(81)으로 덮여 있기 때문에 포토레지스트 스트리퍼와의 접촉 면적은 측면부에 한정되며, 이로부터 용해되는 속도가 느려 전체 공정 시간이 길어지고, 포토레지스트 패턴(111a)이 완전히 제거되지 않고 잔류 하는 불량이 발생할 수 있다.
상기와 같은 불량을 방지하고 포토레지스트 패턴(111a) 제거율을 높이기 위해 본 실시예에서는 도 10a에서 설명한 열처리 공정에 의해 포토레지스트 패턴의 표면적을 넓히고 있다. 따라서, 포토레지스트 스트리퍼와의 측면 접촉 면적이 넓어져 측면으로부터의 포토레지스트 패턴(111a) 용해 속도가 증가하게 된다. 또한, 포토레지스트 패턴(111a)과 도전성 산화막(81)의 접촉부도 표면적이 넓어져 있기 때문에 내측으로 스트립이 진행되면서도 더욱 빠르게 포토레지스트 패턴(111a)이 용해될 수 있다. 따라서, 포토레지스트 패턴(111a) 및 상부의 도전성 산화막(81)의 제거율이 높아지게 된다.
상기한 바와 같은 리프트 오프 공정의 결과로서 도 1에 도시된 바와 같은 포토레지스트 패턴의 잔류물이 없는 박막 트랜지스터 기판이 제조될 수 있다.
계속해서, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명한다. 도 12 및 도 13a는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 공정 단계별 단면도들이다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 포토레지스트 패턴(110)을 마스크로 하여 보호막(70)을 식각하여 드레인 전극(66)을 드러내는 컨택홀(76)을 형성하고 포토레지스트 패턴(110)을 에치백하여 박막 트랜지스터 상에만 포토레지스트 패턴(111)이 잔류시키는 단계까지는 본 발명의 일 실시예와 동일하다. 도 12를 참조하면, 이어서 포토레지스트 패턴(111)이 형성된 절연 기판(10)의 전면에 ITO 또는 IZO 등의 도전성 산화물을 증착한다. 그 결과 ITO 또는 IZO 등의 도전성 산화물이 화소 영역을 덮으며 컨택홀(76)을 통하여 드레인 전극(66)과 전기적으로 연결되는 화소 전극(80)이 형성된다. 한편 포토레지스트 패턴(111) 상에도 도전성 산화막(81)이 여전히 잔류한다.
도 13a를 참조하면, 이어서 포토레지스트 패턴(111)을 하드 베이크보다 높은 온도, 예컨대 130 내지 200℃의 온도에서 약 10 내지 30분간 열처리한다. 그 결과 포토레지스트 패턴(111b)은 도 13b에 나타난 바와 같이 주름지게 되며 표면적이 넓어진다. 도 13b는 상기와 같은 방법으로 포토레지스트 패턴을 열처리한 후의 SEM 사진이다. 도 13b의 중앙면에는 포토레지스트 패턴이 심하게 주름진 것을 확인할 수 있다. 다시 도 13a를 참조하면, 열처리 과정에서 포토레지스트 패턴(111b) 뿐만 아니라 상부의 도전성 산화막(81)도 열에 의해 주름지게 되는데, 포토레지스트와는 열에 의한 팽창 정도가 다르기 때문에 주름지는 정도가 다르게 된다. 따라서 도전성 산화막(81)은 포토레지스트 패턴(111b)과 완전히 밀착되지 않고 들뜨게 되며, 그 사이에는 공동이 형성된다.
이어서, 본 발명의 일 실시예에서와 동일한 방법으로 리프트 오프 공정을 수행한다. 이때, 포토레지스트 스트리퍼는 포토레지스트 패턴(111b)과 도전성 산화막(81) 사이에 형성된 공동에서 포토레지스트 패턴(111b)과 접촉 면적이 더욱 증가하여, 포토레지스트 패턴(111b) 및 도전성 산화막(81) 제거율이 더욱 상승하게 된다. 따라서, 도 1에 도시된 바와 같은 포토레지스트 패턴 잔류물이 없는 박막 트랜지스터가 더욱 신속하게 제조될 수 있다.
한편, 본 발명의 실시예들에서는 도전성 산화물을 증착하기 전 또는 후에 포 토레지스트 패턴을 열처리하는 것을 예시하였으나, 도전성 산화물을 증착하기 전과 후에 각각 열처리를 하는 것도 가능하다. 이 경우 2회의 열처리 공정을 거침으로써, 포토레지스트 스트리퍼와의 접촉 면적이 더욱 증가하기 때문에, 더욱 확실하게 잔류물이 제거된 박막 트랜지스터를 제조할 수 있다.
또한 본 발명의 실시예들에서는 2 이상의 다른 두께를 갖는 하나의 포토레지스트 패턴을 이용하여 데이터 배선, 저항성 접촉층 및 반도체층을 형성한 경우를 예시하였지만, 리프트 공정으로 형성하거나, 데이터 배선과 저항성 접촉층 및 반도체층을 서로 다른 마스크를 사용하여 형성하는 경우에도 동일하게 적용할 수 있으며 이에 제한되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 의하면, 신속하게 포토레지스트 및 상부의 도전성 산화막이 신속하게 리프트 오프되기 때문에 제조 방법이 단순하면서도 포토레지스트 잔류 불량이 억제될 수 있다. 따라서 제조 효율이 개선될 수 있다.
Claims (6)
- 기판 상에 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 형성하는 단계;상기 박막 트랜지스터 상에 보호막을 형성하는 단계;상기 보호막 상에 상기 박막 트랜지스터 영역에 위치하는 제1 영역 및 화소 영역에 위치하고 상기 제1 영역보다 두께가 얇은 제2 영역을 포함하며, 컨택홀을 정의하는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 보호막에 상기 컨택홀을 형성하는 단계;상기 포토레지스트 패턴의 상기 제2 영역을 선택적으로 제거하는 단계;상기 결과물의 전면에 도전성 산화물을 증착하여, 상기 컨택홀을 통하여 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계; 및상기 제2 영역이 제거된 포토레지스트 패턴 및 상기 포토레지스트 패턴 상에 존재하는 도전성 산화막을 포토레지스트 스트리퍼를 이용하여 제거하는 단계를 포함하되,상기 도전성 산화물을 증착하기 전 및/또는 후에 상기 제2 영역이 제거된 포토레지스트 패턴을 열처리하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제1 항에 있어서,상기 포토레지스트 패턴을 형성하는 단계는 베이크 단계를 포함하며, 상기 제2 영역이 제거된 포토레지스트 패턴을 열처리하는 단계는 상기 베이크 단계에서보다 높은 온도에서 열처리하는 단계인 박막 트랜지스터 기판의 제조 방법.
- 제1 항에 있어서,상기 제2 영역이 제거된 포토레지스트 패턴을 열처리하는 단계는 130 내지 200℃에서 이루어지는 박막 트랜지스터 기판의 제조 방법.
- 제3 항에 있어서,상기 제2 영역이 제거된 포토레지스트 패턴을 열처리하는 단계는 10 내지 30분간 진행되는 박막 트랜지스터 기판의 제조 방법.
- 제1 항에 있어서,상기 포토레지스트 패턴을 형성하는 단계는 슬릿 패턴 또는 반투과막을 포함하는 마스크를 이용하여 노광하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제1 항에 있어서,상기 제2 영역을 선택적으로 제거하는 단계는 에치백으로 진행되는 박막 트 랜지스터 기판의 제조 방법.
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|---|---|---|---|
| KR1020050074449A KR20070019454A (ko) | 2005-08-12 | 2005-08-12 | 박막 트랜지스터 기판의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050074449A KR20070019454A (ko) | 2005-08-12 | 2005-08-12 | 박막 트랜지스터 기판의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070019454A true KR20070019454A (ko) | 2007-02-15 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050074449A KR20070019454A (ko) | 2005-08-12 | 2005-08-12 | 박막 트랜지스터 기판의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070019454A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8329486B2 (en) | 2008-11-05 | 2012-12-11 | Samsung Display Co., Ltd. | Thin film transistor array panel and method for manufacturing the same |
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2005
- 2005-08-12 KR KR1020050074449A patent/KR20070019454A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8329486B2 (en) | 2008-11-05 | 2012-12-11 | Samsung Display Co., Ltd. | Thin film transistor array panel and method for manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |