KR20070013408A

KR20070013408A - Method of manufacturing a semiconductor device having a multiple cylindrical capacitor

Info

Publication number: KR20070013408A
Application number: KR1020050067683A
Authority: KR
Inventors: 백종선
Original assignee: 삼성전자주식회사
Priority date: 2005-07-26
Filing date: 2005-07-26
Publication date: 2007-01-31

Abstract

A method for fabricating a semiconductor device is provided to extend the surface area of a multiple cylindrical capacitor by simplifying the size and the structure of a photoresist pattern for forming a storage electrode. A contact region is formed on a substrate. At least one pad is formed which comes in contact with the contact region. A mold layer is formed on the pad. The mold layer is partially etched to form 2^N contact holes(N is a natural number not lower than 2) exposing the pad. 2^N cylindrical storage nodes are formed on the sidewall of the pad and the contact holes, coming in contact with the pad. A dielectric layer is formed on the cylindrical storage nodes. A plate electrode is formed on the dielectric layer. The process for forming the contact holes includes the following steps. Photoresist patterns are formed on the mold layer, defining regions for forming the contact holes. The mold layer is partially etched by using the photoresist pattern.

Description

A manufacturing method of a semiconductor device having a multi-cylindrical capacitor {METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE HAVING A MULTIPLE CYLINDRICAL CAPACITOR}

도 1a 내지 도 1e는 종래의 이중 실린더형 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a conventional double cylindrical capacitor.

도 2a 내지 도 2f는 도 2에 도시한 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.2A to 2F are cross-sectional views illustrating a method of manufacturing the capacitor shown in FIG. 2.

도 3은 종래의 스토리지 전극의 형성을 위한 포토레지스트 패턴의 평면도이다.3 is a plan view of a photoresist pattern for forming a conventional storage electrode.

도 4는 본 발명에 따른 스토리지 전극의 형성을 위한 포토레지스트 패턴의 평면도이다.4 is a plan view of a photoresist pattern for forming a storage electrode according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100：반도체 기판 105：소자 분리막100: semiconductor substrate 105: device isolation film

110：게이트 절연막 패턴 115：게이트 전극110: gate insulating film pattern 115: gate electrode

120：게이트 마스크 125：게이트 스페이서120: gate mask 125: gate spacer

130：게이트 구조물 135, 140：제1 및 제2 콘택 영역130: gate structure 135, 140: first and second contact regions

145：제1 층간 절연막 150, 155： 제1 및 제2 패드145: first interlayer insulating film 150, 155: first and second pads

160, 165：제2 및 제3 층간 절연막 170：제4 패드160 and 165: second and third interlayer insulating films 170: fourth pad

175：제4 층간 절연막 180：식각 저지막 175: fourth interlayer insulating film 180: etch stop film

185：몰드막 190：제6 포토레지스트 패턴185: Mold film 190: Sixth photoresist pattern

195：제5 콘택 홀 200：제5 도전층195: Fifth contact hole 200: Fifth conductive layer

205：희생층 210：스토리지 전극205: sacrificial layer 210: storage electrode

215：희생층 패턴 220：유전막215: sacrificial layer pattern 220: dielectric film

230：플레이트 전극 240：캐패시터 230: plate electrode 240: capacitor

본 발명은 다중 실린더형 캐패시터를 구비하는 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 다중 실린더형(multiple cylindrical) 구조를 통하여 향상된 캐패시턴스(capacitance)를 갖는 캐패시터를 구비하는 반도체 장치의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device having a multi-cylindrical capacitor, and more particularly, to a method of manufacturing a semiconductor device having a capacitor having an improved capacitance through a multiple cylindrical structure. It is about.

일반적으로 DRAM(Dynamic Random Access Memory) 장치와 같은 반도체 메모리 장치는 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다. 하나의 메모리 장치는 대개 1개의 트랜지스터와 1개의 캐패시터로 구성된다. 통상적으로 DRAM 장치에 포함되는 캐패시터는 스토리지 전극, 유전막 및 플레이트 전극 등으로 구성된다. 이와 같은 캐패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 캐패시터의 정전 용량을 증가시키는 것이 매우 중요하다. Generally, a semiconductor memory device such as a DRAM (Dynamic Random Access Memory) device is a device that stores information such as data or program instructions, and can read information stored therein and store other information in the device. One memory device usually consists of one transistor and one capacitor. In general, a capacitor included in a DRAM device includes a storage electrode, a dielectric layer, a plate electrode, and the like. In order to increase the capacity of the memory device including the capacitor, it is very important to increase the capacitance of the capacitor.

근래 들어, DRAM 장치의 집적도가 기가급 이상으로 증가함에 따라 단위 셀 당 허용 면적의 감소가 지속되면서 캐패시터의 캐패시턴스를 확보하기 위하여, 초기에는 캐패시터의 형상을 평탄한 구조로 제작하다가, 점차로 박스 형상 또는 실린더 형상으로 형성하고 있다. 기가급 이상의 용량을 갖는 DRAM 장치에 따라 캐패시터의 정전 용량을 향상시키기 위하여, 캐패시터의 높이를 향상시키는 한편, 이중 또는 다중 실린더형 구조를 갖는 캐패시터가 개발되고 있다. 이러한 이중 또는 다중 실린더 구조의 캐패시터는 미국특허 제5,923,973호 및 미국 공개특허 제2002-56867호 등에 제시되어 있다.Recently, in order to secure the capacitance of the capacitor while decreasing the allowable area per unit cell as the degree of integration of the DRAM device increases to the giga level or more, the shape of the capacitor is initially manufactured to have a flat structure, and gradually a box shape or a cylinder. It is formed in a shape. In order to improve the capacitance of a capacitor according to a DRAM device having a capacity of not less than a gigabyte, a capacitor having a double or multi-cylindrical structure while improving the height of the capacitor has been developed. Such double or multi-cylinder capacitors are described in US Pat. No. 5,923,973 and US Pat. No. 2002-56867.

도 1a 내지 도 1e는 상기 미국특허 제 5,923,973호에 개시된 이중 실린더형 캐패시터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.1A to 1E illustrate cross-sectional views for describing a method of manufacturing a double cylindrical capacitor disclosed in US Pat. No. 5,923,973.

도 1a를 참조하면, 기판(5) 상에 소자 분리막(10)을 형성하여, 기판(5)을 액티브 영역과 필드 영역이 구분한다. 상기 액티브 영역에 게이트 산화막(25) 및 게이트 전극(30)을 형성한 다음, 게이트 전극(30) 사이의 기판(5)에 소스/드레인 영역(15, 20)을 형성한다. Referring to FIG. 1A, an isolation layer 10 is formed on a substrate 5 so that the active region and the field region are separated from the substrate 5. After the gate oxide layer 25 and the gate electrode 30 are formed in the active region, source / drain regions 15 and 20 are formed in the substrate 5 between the gate electrodes 30.

상기 필드 영역에 워드 라인(35)을 형성한 후, 기판(5)의 전면에 산화물을 사용하여 기저막(40)을 형성한다. 기저막(40) 상에는 제1 절연막(45) 및 제2 절연막(50)이 순차적으로 적층된다. 이 때, 제1 절연막(45)은 산화물로 구성되며, 제2 절연막(50)은 질화물로 이루어진다.After the word line 35 is formed in the field region, the base layer 40 is formed on the entire surface of the substrate 5 by using an oxide. The first insulating film 45 and the second insulating film 50 are sequentially stacked on the base film 40. At this time, the first insulating film 45 is made of oxide, and the second insulating film 50 is made of nitride.

도 1b를 참조하면, 제2 절연막(50) 상에 산화물을 사용하여 제3 절연막(55)을 형성한 후, 제3 절연막(55)을 부분적으로 식각하여 제3 절연막(55)에 제2 절연 막(50)을 노출시키는 캐패시터 홀을 형성한다. 여기서, 상기 캐패시터 홀의 아래에는 드레인 영역(15)이 위치한다. 상기 캐패시터 홀의 저면과 내벽 및 제3 절연막(55) 상에는 폴리실리콘으로 이루어지는 제1 도전막(60)이 형성된다.Referring to FIG. 1B, after the third insulating film 55 is formed on the second insulating film 50 using an oxide, the third insulating film 55 is partially etched to form a second insulating film on the third insulating film 55. A capacitor hole for exposing the film 50 is formed. Here, the drain region 15 is positioned under the capacitor hole. The first conductive layer 60 made of polysilicon is formed on the bottom and inner walls of the capacitor hole and the third insulating layer 55.

도 1c를 참조하면, 제1 도전막(60) 상에 상기 캐패시터 홀을 매립하는 제4 절연막(65)을 형성한 후, 제4 절연막(65), 제1 도전막(60), 제2 절연막(50), 제1 절연막(45) 및 기저막(40)을 차례로 식각하여 드레인 영역(15)을 노출시키는 콘택 홀을 형성한다.Referring to FIG. 1C, after forming a fourth insulating film 65 filling the capacitor hole on the first conductive film 60, the fourth insulating film 65, the first conductive film 60, and the second insulating film are formed. The first insulating film 45 and the base film 40 are sequentially etched to form a contact hole exposing the drain region 15.

상기 콘택 홀을 매립하면서 제4 절연막(65) 및 제1 도전막(60) 상에 제2 도전막(75)을 형성한다. 이 때, 상기 콘택 홀 내에는 드레인 영역(15)에 접촉되는 플러그(70)가 형성된다. 여기서, 제4 절연막(65)은 산화물을 사용하여 형성되며, 제2 도전막(75)은 폴리실리콘으로 구성된다.The second conductive layer 75 is formed on the fourth insulating layer 65 and the first conductive layer 60 while filling the contact hole. At this time, a plug 70 in contact with the drain region 15 is formed in the contact hole. Here, the fourth insulating film 65 is formed using an oxide, and the second conductive film 75 is made of polysilicon.

도 1d를 참조하면, 제3 절연막(55)이 노출될 때까지 제2 도전막(75) 및 제1 도전막(60)을 연마하여 플러그(70)에 의해 대체로 이중 실린더형 구조를 갖는 스토리지 전극을 형성한다. 이 경우, 상기 스토리지 전극의 내부는 제4 절연막(65)으로 채워져 있다.Referring to FIG. 1D, the second conductive film 75 and the first conductive film 60 are polished until the third insulating film 55 is exposed, and the storage electrode having a generally double-cylindrical structure is formed by the plug 70. To form. In this case, the inside of the storage electrode is filled with the fourth insulating film 65.

도 1e를 참조하면, 제4 절연막(65) 및 제3 절연막(55)을 제거하여 제1 도전막(60) 및 플러그(70)를 구비하는 스토리지 전극을 완성한 후, 상기 스토리지 전극 및 제2 절연막(50) 상에 유전막(80) 및 상부 전극(85)을 순차적으로 형성하여 대체적으로 이중 실린더 구조를 갖는 캐패시터를 형성한다.Referring to FIG. 1E, after the fourth insulating layer 65 and the third insulating layer 55 are removed to complete the storage electrode including the first conductive layer 60 and the plug 70, the storage electrode and the second insulating layer are formed. The dielectric film 80 and the upper electrode 85 are sequentially formed on the 50 to form a capacitor having a substantially double cylinder structure.

그러나, 전술한 이중 실린더형 캐패시터의 제조 방법에 있어서, 절연막에 개 구를 형성한 후, 적어도 2회의 도전막 형성 공정을 통하여 기판의 콘택 영역에 접촉되는 플러그와 도전성 패턴을 동시에 형성하기 때문에, 공정이 복잡해지는 문제뿐만 아니라, 플러그가 상대적으로 높은 높이로 형성되기 때문에 플러그가 콘택 영역에 정확하게 접촉되는 못하는 접촉 불량이 발생할 가능성이 높다. 플러그의 접촉 불량이 발생하게 되면, 캐패시터의 스토리지 전극의 콘택 영역에 전기적으로 연결되지 못하며, 결국 반도체 장치의 불량을 가져온다.However, in the above-described method of manufacturing a double-cylindrical capacitor, since the opening is formed in the insulating film, the plug and the conductive pattern contacting the contact region of the substrate are simultaneously formed through at least two conductive film forming steps. In addition to this complicated problem, since the plug is formed at a relatively high height, there is a high possibility that a poor contact may not occur in which the plug does not exactly contact the contact area. If the contact failure of the plug occurs, it is not electrically connected to the contact region of the storage electrode of the capacitor, which leads to a failure of the semiconductor device.

또한, 종래의 캐패시터의 스토리지 전극은 실린더형 도전막을 관통하여 형성되는 플러그를 구비하기 때문에, 기본적으로 스토리지 전극의 면적을 확장시키는 데 제한이 따르게 된다. 이러한 스토리지 전극을 포함하는 캐패시터도 일정한 한도 이상으로 증가된 캐패시턴스를 가지기는 어려운 문제가 야기된다.In addition, since the storage electrode of the conventional capacitor is provided with a plug formed through the cylindrical conductive film, there is basically a limitation in expanding the area of the storage electrode. Capacitors including such storage electrodes also have a problem that it is difficult to have increased capacitance beyond a certain limit.

본 발명의 목적은 다중 실린더 구조의 캐패시터를 구비하여 향상된 정전 용량을 갖는 반도체 장치의 제조 방법을 제공하는 것이다.It is an object of the present invention to provide a method of manufacturing a semiconductor device having an improved capacitance by providing a capacitor of a multi-cylinder structure.

상술한 본 발명의 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 다중 실린더형 캐패시터를 구비하는 반도체 장치의 제조 방법에 있어서, 기판 상에 콘택 영역을 형성한 후, 상기 콘택 영역에 접촉되는 적어도 하나의 패드를 형성한다. 상기 패드 상에 몰드막을 형성한 다음, 상기 몰드막을 부분적으로 식각하여 상기 패드를 각기 노출시키는 2^N개의 콘택 홀들을 형성한다. 여기서, N은 2 이상 의 자연수이다. 상기 패드 및 상기 콘택 홀들의 측벽 상에 상기 패드에 동시에 접촉되는 2^N개의 실린더형 스토리지 전극들을 형성한 다음, 상기 실린더형 스토리지 전극들 상에 유전막 및 플레이트 전극을 형성한다. In order to achieve the above object of the present invention, a method of manufacturing a semiconductor device having a multi-cylindrical capacitor according to a preferred embodiment of the present invention, after forming a contact region on a substrate, at least in contact with the contact region Form one pad. After forming a mold layer on the pad, the mold layer is partially etched to form 2 ^N contact holes that expose the pad, respectively. Here, N is a natural number of 2 or more. ^2N cylindrical storage electrodes are formed on the sidewalls of the pad and the contact holes at the same time, and dielectric and plate electrodes are formed on the cylindrical storage electrodes.

전술한 바와 같이 본 발명에 따르면, 스토리지 전극의 형성을 위한 포토레지스트 패턴의 사이즈 및 구조를 변경하는 간단한 과정을 통하여 복수 개의 실린더형 스토리지 전극들을 구비하는 다중 실린더형 캐패시터를 포함하는 반도체 장치를 제조할 수 있다. 이에 따라, 다중 실린더형 캐패시터의 표면적의 확장을 통하여 이를 포함하는 반도체 장치의 정전 용량을 크게 향상시킬 수 있다. 또한, 하나의 패드에 각기 접촉되는 복수 개의 실린더형 스토리지 전극들을 구비하는 캐패시터를 제공하기 때문에, 스토리지 전극들 가운데 일부에 단락이 발생하더라도 나머지 스토리지 전극들에 의하여 반도체 장치의 불량을 방지할 수 있다.As described above, according to the present invention, a semiconductor device including a multi-cylindrical capacitor having a plurality of cylindrical storage electrodes may be manufactured by a simple process of changing the size and structure of the photoresist pattern for forming the storage electrode. Can be. Accordingly, the capacitance of the semiconductor device including the same may be greatly improved through the expansion of the surface area of the multi-cylindrical capacitor. In addition, since a capacitor having a plurality of cylindrical storage electrodes that are in contact with each of the pads is provided, even if a short circuit occurs in some of the storage electrodes, failure of the semiconductor device may be prevented by the remaining storage electrodes.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 다중 실린더형 캐패시터를 구비하는 반도체 장치의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 전극, 패턴 또는 구조물들이 "제1", "제2","제3", "제4", "제5" 및/또는 "제6"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3", "제4", "제5" 및/또는 "제6"은 각 층(막), 영역, 전극, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.Hereinafter, a method of manufacturing a semiconductor device having a multi-cylindrical capacitor according to preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments. Those skilled in the art may implement the present invention in various other forms without departing from the technical spirit of the present invention. In the accompanying drawings, the dimensions of the substrates, layers (films), regions, pads, patterns or structures are shown in greater detail than actual for clarity of the invention. In the present invention, each layer (film), region, pad, pattern or structures is formed to be "on", "top" or "bottom" of the substrate, each layer (film), region, pad or patterns. When mentioned, each layer (film), region, pad, pattern or structure is meant to be directly formed over or below the substrate, each layer (film), region, pad or patterns, or other layers (film), Other regions, different pads, different patterns or other structures may be additionally formed on the substrate. In addition, each layer (film), region, pad, electrode, pattern, or structure may be referred to as "first," "second," "third," "fourth," "five," and / or "sixth." When mentioned, it is not intended to limit these members, but merely to distinguish each layer (film), area, pad, pattern or structure. Thus, "first", "second", "third", "fourth", "fifth" and / or "sixth" are each layers, regions, electrodes, pads, patterns or structures. May be used either selectively or interchangeably with respect to each other.

도 2a 내지 도 2g는 본 발명에 따른 다중 실린더형 캐패시터를 구비하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device having a multi-cylindrical capacitor according to the present invention.

도 2a를 참조하면, 반도체 기판(100) 상에 소자 분리막(105)을 형성하여 반도체 기판(100)에 액티브 영역 및 필드 영역을 정의한다. 소자 분리막(105)은 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 공정이나 실리콘 부분 산화(local oxidation of silicon; LOCOS) 공정 등과 같은 소자 분리 공정을 이용하여 형성된다.Referring to FIG. 2A, an isolation layer 105 is formed on a semiconductor substrate 100 to define an active region and a field region in the semiconductor substrate 100. The device isolation layer 105 is formed using a device isolation process such as a shallow trench isolation (STI) process or a local oxidation of silicon (LOCOS) process.

반도체 기판(100)의 상기 액티브 영역 상에 게이트 절연막을 형성한다. 상기 게이트 절연막은 열 산화(thermal oxidation) 공정 또는 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정을 이용하여 형성된다. 상기 게이트 절연막은 실리콘 산화물과 같은 산화물로 이루어진다.A gate insulating film is formed on the active region of the semiconductor substrate 100. The gate insulating layer is formed using a thermal oxidation process or a chemical vapor deposition (CVD) process. The gate insulating film is made of an oxide such as silicon oxide.

상기 게이트 산화막 상에 제1 도전층 및 게이트 마스크층을 순차적으로 형성한다. 상기 제1 도전층은 불순물로 도핑된 폴리실리콘, 금속 또는 금속 질화물과 같은 도전성 물질을 사용하여 형성된다. 예를 들면, 상기 제1 도전층은 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 또는 알루미늄 질화물(AlN)을 사용하여 형성된다. 이들은 단독으로 또는 혼합하여 사용될 수 있다. 상기 제1 도전층은 스퍼터링(sputtering) 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(Atomic Layer Deposition; ALD) 공정, 또는 펄스 레이저 증착(Pulse Laser Deposition; PLD) 공정을 이용하여 형성된다. 본 발명의 일 실시예에 따르면, 상기 제1 도전층은 금속막, 금속 질화막 또는 도핑된 폴리실리콘막을 포함하는 단일막 구조를 가진다. 본 발명의 다른 실시예에 따르면, 상기 제1 도전층은 도핑된 폴리실리콘막 및 금속 실리사이드막이 차례로 적층된 이루어진 폴리사이드 구조를 가질 수 있다. 이 경우, 상기 금속 실리사이드막은 텅스텐 실리사이드(WSi₂), 코발트 실리사이드(CoSi₂) 또는 티타늄 실리사이드(TiSi₂)를 사용하여 형성된다.A first conductive layer and a gate mask layer are sequentially formed on the gate oxide film. The first conductive layer is formed using a conductive material such as polysilicon, metal or metal nitride doped with impurities. For example, the first conductive layer may include tungsten (W), aluminum (Al), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), tungsten nitride (WN), or aluminum nitride. It is formed using (AlN). These may be used alone or in combination. The first conductive layer is formed using a sputtering process, a chemical vapor deposition (CVD) process, an atomic layer deposition (ALD) process, or a pulse laser deposition (PLD) process. According to an embodiment of the present invention, the first conductive layer has a single film structure including a metal film, a metal nitride film, or a doped polysilicon film. According to another embodiment of the present invention, the first conductive layer may have a polyside structure in which a doped polysilicon layer and a metal silicide layer are sequentially stacked. In this case, the metal silicide layer is formed using tungsten silicide (WSi ₂ ), cobalt silicide (CoSi ₂ ), or titanium silicide (TiSi ₂ ).

상기 게이트 마스크층은 후속하여 형성되는 제1 층간 절연막(145)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 게이트 마스크층은 실리콘 질화물과 같은 질화물을 사용하여 형성된다. 또한, 상기 게이트 마스크층은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(Plasma Enhanced-CVD; PE-CVD) 공정, 고밀도 플라즈마 화학 기상 증착(High Density Plasma-CVD; HDP-CVD) 공정, 또는 원자층 적층(ALD) 공정을 이용하여 형성된다.The gate mask layer is formed using a material having an etch selectivity with respect to the first interlayer insulating layer 145 formed subsequently. For example, the gate mask layer is formed using a nitride such as silicon nitride. In addition, the gate mask layer may include a chemical vapor deposition (CVD) process, a plasma enhanced-CVD (PE-CVD) process, a high density plasma chemical vapor deposition (HDP-CVD) process, Or an atomic layer deposition (ALD) process.

상기 게이트 마스크층 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 게이트 마스크층, 상기 제1 도전층막 및 상기 게이트 절연막을 차례로 식각한다. 이에 따라, 반도체 기판(100) 상에 게이트 절연막 패턴(110), 게이트 전극(115) 및 게이트 마스크(120)를 형성한다. 다시 말하면, 상기 게이트 마스크층, 상기 제1 도전층 및 상기 게이트 절연막을 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 연속적으로 패터닝함으로써, 반도체 기판(100) 상에 게이트 절연막 패턴(110), 게이트 전극(115) 및 게이트 마스크(120)를 형성한다. 본 발명의 다른 실시예에 따르면, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 게이트 마스크층을 식각함으로써, 상기 제1 도전층 상에 먼저 게이트 마스크(120)를 형성한다. 애싱(ashing) 공정 및/또는 스트리핑(stripping) 공정을 이용하여 게이트 마스크(120) 상의 상기 제1 포토레지스트 패턴을 제거한 후, 게이트 마스크(120)를 식각 마스크로 이용하여 상기 제1 도전층 및 상기 게이트 절연막을 차례로 식각함으로써, 게이트 전극(115) 및 게이트 절연막 패턴(110)을 형성할 수 있다.After forming a first photoresist pattern (not shown) on the gate mask layer, the gate mask layer, the first conductive layer layer, and the gate insulating layer are sequentially etched using the first photoresist pattern as an etching mask. do. As a result, the gate insulating layer pattern 110, the gate electrode 115, and the gate mask 120 are formed on the semiconductor substrate 100. In other words, the gate mask layer, the first conductive layer, and the gate insulating layer are successively patterned using the first photoresist pattern as an etching mask, thereby forming a gate insulating layer pattern 110 and a gate on the semiconductor substrate 100. The electrode 115 and the gate mask 120 are formed. In another exemplary embodiment, the gate mask layer is first formed on the first conductive layer by etching the gate mask layer using the first photoresist pattern as an etching mask. After removing the first photoresist pattern on the gate mask 120 using an ashing process and / or a stripping process, the first conductive layer and the substrate are formed using the gate mask 120 as an etching mask. By sequentially etching the gate insulating layer, the gate electrode 115 and the gate insulating layer pattern 110 may be formed.

게이트 마스크(120)를 덮으면서 반도체 기판(100) 상에 제1 절연막을 형성한 후, 상기 제1 절연막을 이방성 식각하여 게이트 절연막 패턴(110), 게이트 전극(115) 및 게이트 마스크(120)의 측벽 상에 게이트 스페이서(125)를 형성한다. 게이트 스페이서(125)는 실리콘 질화물과 같은 질화물을 사용하여 형성된다. 게이트 스페이서(125)가 형성되면, 반도체 기판(100) 상에는 각기 게이트 절연막 패턴(110), 게이트 전극(115), 게이트 마스크(120) 및 게이트 스페이서(125)를 포함하는 게이트 구조물(130)들이 형성된다. After forming the first insulating film on the semiconductor substrate 100 while covering the gate mask 120, the first insulating film is anisotropically etched to form the gate insulating film pattern 110, the gate electrode 115, and the gate mask 120. The gate spacer 125 is formed on the sidewalls. Gate spacer 125 is formed using a nitride such as silicon nitride. When the gate spacer 125 is formed, gate structures 130 including the gate insulating layer pattern 110, the gate electrode 115, the gate mask 120, and the gate spacer 125 are formed on the semiconductor substrate 100, respectively. do.

게이트 구조물(130)들을 이온 주입 마스크로 이용하여 게이트 구조물들(130) 사이로 노출되는 반도체 기판(100)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써, 반도체 기판(100)에 소스/드레인 영역들인 제1 콘택 영역(135) 및 제2 콘택 영역(140)을 형성한다. 한편, 제1 및 제2 콘택 영역(135, 140)은 후속하여 형성되는 캐패시터를 위한 제1 패드(150)와 비트 라인을 위한 제2 패드(155)가 각기 접촉되는 캐패시터 콘택 영역 및 비트 라인 콘택 영역으로 구분된다. 예를 들면, 제1 콘택 영역(135)은 제1 패드(150)가 접촉되는 캐패시터 콘택 영역에 해당되며, 제2 콘택 영역(140)은 제2 패드(155)가 접촉되는 비트 라인 콘택 영역에 해당된다.Using the gate structures 130 as an ion implantation mask, impurities are implanted into the semiconductor substrate 100 exposed between the gate structures 130 by an ion implantation process, and then subjected to a heat treatment process to thereby source the semiconductor substrate 100. The first contact region 135 and the second contact region 140 that are / drain regions are formed. On the other hand, the first and second contact regions 135 and 140 have a capacitor contact region and a bit line contact, in which the first pad 150 for the subsequently formed capacitor and the second pad 155 for the bit line are respectively contacted. It is divided into areas. For example, the first contact region 135 corresponds to a capacitor contact region in which the first pad 150 is in contact, and the second contact region 140 is in a bit line contact region in which the second pad 155 is in contact. Yes.

도 2a에 도시한 바와 같이, 게이트 구조물들(130)을 덮으면서 반도체 기판(100) 상에 제1 층간 절연막(145)을 형성한다. 제1 층간 절연막(145)은 산화물을 사용하여 형성된다. 예를 들면, 제1 층간 절연막(130)은 BPSG(Boro-Phosphor Silicate Glass), PSG(Phosphor Silicate Glass), FOX(flowable oxide), USG(Undoped Silicate Glass), HDP-CVD 산화물, SOG(Spin On Glass) 또는 TEOS(tetraethylorthosilicate)을 사용하여 형성한다.As shown in FIG. 2A, the first interlayer insulating layer 145 is formed on the semiconductor substrate 100 while covering the gate structures 130. The first interlayer insulating film 145 is formed using an oxide. For example, the first interlayer insulating layer 130 may include: Boro-Phosphor Silicate Glass (BPSG), Phosphor Silicate Glass (PSG), flowable oxide (FOX), Undoped Silicate Glass (USG), HDP-CVD oxide, and Spin On (SOG). It is formed using glass or tetraethylorthosilicate (TEOS).

화학 기계적 연마(Chemical Mechanical Polishing; CMP) 공정, 에치 백(etch back) 공정 또는 화학 기계적 연마(CMP)와 에치 백을 조합한 공정을 이용하여 게이트 구조물(130)들의 상면이 노출될 때까지 제1 층간 절연막(145)의 상부를 식각함 으로써, 제1 층간 절연막(145)의 상면을 평탄화시킨다. The first surfaces of the gate structures 130 may be exposed by using a chemical mechanical polishing (CMP) process, an etch back process, or a combination of chemical mechanical polishing (CMP) and etch back processes. The upper surface of the first interlayer insulating layer 145 is planarized by etching the upper portion of the interlayer insulating layer 145.

제1 층간 절연막(145) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(145)을 부분적으로 이방성 식각함으로써, 제1 층간 절연막(145)에 제1 및 제2 콘택 영역(135, 140)을 노출시키는 제1 콘택 홀들(도시되지 않음) 및 제2 콘택 홀(도시되지 않음)을 형성한다. 산화물로 이루어진 제1 층간 절연막(145)을 식각할 경우, 질화물로 구성된 게이트 마스크(125)에 대하여 식각 선택비를 갖는 식각 가스를 사용하여 제1 층간 절연막(145)을 식각한다. 따라서, 상기 제1 및 제2 콘택 홀들이 게이트 구조물(130)들에 대하여 자기 정렬(self-alignment)되면서 제1 및 제2 콘택 영역(135, 140)을 각기 노출시킨다. 상기 제1 콘택 홀들은 캐패시터 콘택 영역인 제1 콘택 영역(135)들을 노출시키며, 제2 콘택 홀은 비트 라인 콘택 영역인 제2 콘택 영역(140)을 노출시킨다.By forming a second photoresist pattern (not shown) on the first interlayer insulating layer 145, and then partially anisotropically etching the first interlayer insulating layer 145 using the second photoresist pattern as an etching mask. First contact holes (not shown) and second contact holes (not shown) are formed in the first interlayer insulating layer 145 to expose the first and second contact regions 135 and 140. When etching the first interlayer insulating layer 145 made of oxide, the first interlayer insulating layer 145 is etched using an etching gas having an etching selectivity with respect to the gate mask 125 made of nitride. Thus, the first and second contact holes are self-aligned with respect to the gate structures 130 to expose the first and second contact regions 135 and 140, respectively. The first contact holes expose the first contact regions 135, which are capacitor contact regions, and the second contact holes expose the second contact region 140, which is a bit line contact region.

애싱 공정 및/또는 스트리핑 공정을 통하여 상기 제2 포토레지스트 패턴을 제거한 후, 상기 제1 및 제2 콘택 홀들을 채우면서 제1 층간 절연막(145) 상에 제2 도전층을 형성한다. 상기 제2 도전층은 고농도의 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성된다. 예를 들면, 상기 제2 도전층은 티타늄, 알루미늄, 텅스텐, 탄탈륨, 텅스텐 질화물, 알루미늄 질화물 또는 티타늄 질화물을 사용하여 형성한다. 또한, 상기 제2 도전층은 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 펄스 레이저 증착(PLD) 공정을 이용하여 형성된다.After removing the second photoresist pattern through an ashing process and / or a stripping process, a second conductive layer is formed on the first interlayer insulating layer 145 while filling the first and second contact holes. The second conductive layer is formed using polysilicon, metal or conductive metal nitride doped with a high concentration of impurities. For example, the second conductive layer is formed using titanium, aluminum, tungsten, tantalum, tungsten nitride, aluminum nitride or titanium nitride. In addition, the second conductive layer is formed using a sputtering process, a chemical vapor deposition (CVD) process, an atomic layer deposition (ALD) process or a pulsed laser deposition (PLD) process.

화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마(CMP)와 에치 백을 조합한 공정을 이용하여 제1 층간 절연막(145)의 상면이 노출될 때까지 상기 제2 도전층을 식각함으로써, 각기 상기 제1 및 제2 콘택 홀들을 매립하는 자기 정렬된 콘택 패드인 제1 패드(150) 및 제2 패드(155)를 형성한다. 제1 패드(150)는 제1 콘택 영역(135)에 접촉되며, 제2 패드(155)는 제2 콘택 영역(140)에 접촉된다.By etching the second conductive layer until the top surface of the first interlayer insulating layer 145 is exposed using a chemical mechanical polishing (CMP) process, an etch back process, or a combination of chemical mechanical polishing (CMP) and etch back processes. The first pad 150 and the second pad 155 are respectively formed as self-aligned contact pads filling the first and second contact holes. The first pad 150 is in contact with the first contact region 135, and the second pad 155 is in contact with the second contact region 140.

도 2b를 참조하면, 제1 및 제2 패드(150, 155)와 제1 층간 절연막(145) 상에 제2 층간 절연막(160)을 형성한다. 제2 층간 절연막(160)은 그 상부에 형성되는 비트 라인(도시 되지 않음)으로부터 제1 패드(150)를 전기적으로 절연시키는 역할을 한다. 제2 층간 절연막(160)은 산화물을 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 원자층 적층(ALD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정으로 증착하여 형성된다. 예를 들면, 제2 층간 절연막(160)은 BPSG, PSG, USG, TEOS, FOX, SOG 또는 HDP-CVD 산화물을 사용하여 형성한다. 본 발명의 일 실시예에 따르면, 제1 및 제2 층간 절연막(145, 160)은 전술한 산화물 가운데 동일한 물질을 사용하여 형성할 수 있다. 본 발명의 다른 실시예에 따르면, 제1 층간 절연막(145)과 제2 층간 절연막(160)은 상술한 산화물 중에서 서로 상이한 물질을 사용하여 형성할 수 있다. 본 발명의 또 다른 실시예에 따르면, 화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마(CMP)와 에치 백을 조합한 공정을 이용하여 제2 층간 절연막(160)의 상면을 평탄화시킬 수 있다.Referring to FIG. 2B, a second interlayer insulating layer 160 is formed on the first and second pads 150 and 155 and the first interlayer insulating layer 145. The second interlayer insulating layer 160 serves to electrically insulate the first pad 150 from a bit line (not shown) formed thereon. The second interlayer insulating layer 160 may convert the oxide into a chemical vapor deposition (CVD) process, a plasma enhanced chemical vapor deposition (PE-CVD) process, an atomic layer deposition (ALD) process, or a high density plasma chemical vapor deposition (HDP-CVD) process. It is formed by vapor deposition. For example, the second interlayer insulating layer 160 is formed using BPSG, PSG, USG, TEOS, FOX, SOG, or HDP-CVD oxide. According to an embodiment of the present invention, the first and second interlayer insulating films 145 and 160 may be formed using the same material among the above-described oxides. According to another embodiment of the present invention, the first interlayer insulating layer 145 and the second interlayer insulating layer 160 may be formed using different materials from the above-described oxides. According to another embodiment of the present invention, the upper surface of the second interlayer insulating layer 160 may be planarized by using a chemical mechanical polishing (CMP) process, an etch back process, or a combination of chemical mechanical polishing (CMP) and etch back. Can be.

제2 층간 절연막(160) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(160)을 부분적으로 식각함으로써, 제2 층간 절연막(160)에 제2 패드(155)를 노출시키는 제3 콘택 홀(도시되지 않음)을 형성한다. 상기 제3 콘택 홀은 상기 비트 라인과 제2 패드(155)를 서로 전기적으로 연결하기 위한 비트 라인 콘택 홀에 해당한다. 본 발명의 다른 실시예에 따르면, 제2 층간 절연막(160)과 상기 제3 포토레지스트 패턴 사이에 제1 반사 방지막(Anti-Reflective Layer; ARL)을 추가적으로 형성한 다음, 제2 층간 절연막(160)을 부분적으로 식각하여 상기 제3 콘택 홀을 형성할 수 있다. 이 경우, 상기 제1 반사 방지막(ALD)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 사용하여 형성된다.After the third photoresist pattern (not shown) is formed on the second interlayer insulating layer 160, the second interlayer insulating layer 160 is partially etched using the third photoresist pattern as an etching mask. A third contact hole (not shown) is formed in the second interlayer insulating layer 160 to expose the second pad 155. The third contact hole corresponds to a bit line contact hole for electrically connecting the bit line and the second pad 155 to each other. According to another embodiment of the present invention, a first anti-reflective layer (ALL) is additionally formed between the second interlayer insulating layer 160 and the third photoresist pattern, and then the second interlayer insulating layer 160 is formed. May be partially etched to form the third contact hole. In this case, the first antireflection film ALD is formed using silicon oxide, silicon nitride, or silicon oxynitride.

상기 제3 포토레지스트 패턴을 애싱 공정 및/또는 스트리핑 공정으로 제거한 후, 상기 제3 콘택 홀을 채우면서 제2 층간 절연막(160) 상에 제3 도전층(도시되지 않음) 및 비트 라인 마스크층(도시되지 않음)을 차례로 형성한다. After removing the third photoresist pattern by an ashing process and / or a stripping process, a third conductive layer (not shown) and a bit line mask layer (not shown) are formed on the second interlayer insulating layer 160 while filling the third contact holes. Not shown) in turn.

상기 비트 라인 마스크층 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 비트 라인 마스크층 및 상기 제3 도전층을 순차적으로 패터닝함으로써, 상기 제3 콘택 홀을 채우는 제3 패드(도시되지 않음)를 형성하는 동시에 제2 층간 절연막(160) 상에 비트 라인 도전층 패턴 및 비트 라인 마스크를 포함하는 상기 비트 라인을 형성한다. 상기 제3 패드는 비트 라인과 제2 패드(155)를 서로 전기적으로 연결한다. 상기 비트 라인 도전층 패턴은 대체로 금속으로 구성된 제1 막 및 금속 화합물로 이루어진 제2 막을 구비한다. 예를 들면, 상기 제1 막은 티타늄/티타늄 질화물(Ti/TiN)로 이 루어지며, 상기 제2 막은 텅스텐으로 구성된다. 상기 비트 라인 마스크는 후속하는 제5 콘택 홀(195)들(도 2c 참조)을 형성하기 위한 식각 공정 동안 상기 비트 라인 도전층 패턴을 보호하는 역할을 한다. 상기 비트 라인 마스크는 산화물로 구성된 제4 층간 절연막(175) 및 몰드막(185)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 비트 라인 마스크는 실리콘 질화물과 같은 질화물을 사용하여 형성된다. By forming a fourth photoresist pattern (not shown) on the bit line mask layer, and subsequently patterning the bit line mask layer and the third conductive layer using the fourth photoresist pattern as an etching mask. And forming a third pad (not shown) filling the third contact hole and simultaneously forming the bit line including a bit line conductive layer pattern and a bit line mask on the second interlayer insulating layer 160. The third pad electrically connects the bit line and the second pad 155 to each other. The bit line conductive layer pattern includes a first film made of a metal and a second film made of a metal compound. For example, the first film is made of titanium / titanium nitride (Ti / TiN), and the second film is made of tungsten. The bit line mask serves to protect the bit line conductive layer pattern during an etching process for forming subsequent fifth contact holes 195 (see FIG. 2C). The bit line mask is formed using a material having an etch selectivity with respect to the fourth interlayer insulating layer 175 and the mold layer 185 formed of an oxide. For example, the bit line mask is formed using a nitride such as silicon nitride.

본 발명의 다른 실시예에 따르면, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 비트 라인 마스크층을 부분적으로 식각함으로써, 상기 제3 도전층 상에 비트 라인 마스크를 먼저 형성한다. 애싱 공정 및/또는 스트리핑 공정을 통하여 상기 제4 포토레지스트 패턴을 제거한 후, 상기 비트 라인 마스크를 식각 마스크로 이용하여 상기 제3 도전층을 식각함으로써, 제2 층간 절연막(160) 상에 상기 비트 라인 도전층 패턴을 형성할 수 있다. 이 경우, 제2 층간 절연막(160)에 형성된 상기 제3 콘택 홀을 매립하여 상기 비트 라인 도전층 패턴과 제2 패드(155)를 전기적으로 연결하는 상기 제3 패드가 동시에 형성된다. According to another exemplary embodiment of the present invention, the bit line mask layer is partially etched by using the fourth photoresist pattern as an etching mask, thereby first forming a bit line mask on the third conductive layer. After removing the fourth photoresist pattern through an ashing process and / or a stripping process, the third conductive layer is etched using the bit line mask as an etching mask, thereby forming the bit line on the second interlayer insulating layer 160. A conductive layer pattern can be formed. In this case, the third pad for filling the third contact hole formed in the second interlayer insulating layer 160 to electrically connect the bit line conductive layer pattern and the second pad 155 is formed at the same time.

본 발명의 또 다른 실시예에 따르면, 상기 제3 콘택 홀을 채우면서 제2 층간 절연막(160) 상에 추가 도전층을 형성한 후, 제2 층간 절연막(160)의 상면이 노출될 때까지 상기 추가 도전층을 식각하여 제2 패드(155)에 접촉되는 상기 제3 패드를 먼저 형성한다. 상기 제3 패드가 형성된 제2 층간 절연막(160) 상에 상기 제3 도전층 및 비트 라인 마스크층을 형성한 다음, 상기 제3 도전층 및 비트 라인 마스크층을 식각하여 상기 비트 라인을 형성할 수 있다. According to another embodiment of the present invention, after forming an additional conductive layer on the second interlayer insulating layer 160 while filling the third contact hole, and until the top surface of the second interlayer insulating layer 160 is exposed An additional conductive layer is etched to first form the third pad in contact with the second pad 155. The third conductive layer and the bit line mask layer may be formed on the second interlayer insulating layer 160 on which the third pad is formed, and then the third conductive layer and the bit line mask layer may be etched to form the bit line. have.

상기 비트 라인 및 제2 층간 절연막(160) 상에 제2 절연막(도시되지 않음)을 형성한 후, 제2 절연막을 이방성 식각하여 각 비트 라인의 측벽에 비트 라인 스페이서(도시되지 않음)를 형성한다. 상기 비트 라인 스페이서는 제4 패드(170)를 형성하는 동안 상기 비트 라인을 보호하기 위하여, 산화물로 이루어진 제2 층간 절연막(160) 및 후속하여 형성되는 제3 층간 절연막(175)에 대하여 식각 선택비를 가지는 물질을 사용하여 형성된다. 예를 들면, 상기 비트 라인 스페이서는 실리콘 질화물과 같은 질화물을 사용하여 형성된다.After forming a second insulating film (not shown) on the bit line and the second interlayer insulating film 160, the second insulating film is anisotropically etched to form bit line spacers (not shown) on the sidewalls of each bit line. . The bit line spacers may have an etch selectivity with respect to the second interlayer insulating layer 160 made of oxide and the third interlayer insulating layer 175 formed thereafter, in order to protect the bit lines while forming the fourth pad 170. It is formed using a material having a. For example, the bit line spacer is formed using a nitride such as silicon nitride.

도 2b에 도시한 바와 같이, 측벽에 비트 라인 스페이서가 형성된 상기 비트 라인을 덮으면서 제2 층간 절연막(160) 상에 제3 층간 절연막(165)을 형성한다. 제3 층간 절연막(165)은 산화물을 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정으로 증착하여 형성된다. 예를 들면, 제3 층간 절연막(165)은 BPSG, USG, PSG, FOX, TEOS, SOG 또는 HDP-CVD 산화물을 사용하여 형성된다. 본 발명의 일 실시예에 따르면, 제3 층간 절연막(165)은 제1 층간 절연막(145) 및/또는 제2 층간 절연막(160)과 동일한 산화물을 사용하여 형성할 수 있다. 본 발명의 다른 실시예에 따르면, 제3 층간 절연막(165)은 제1 층간 절연막(145) 및/또는 제2 층간 절연막(160)과 상이한 산화물을 사용하여 형성할 수 있다. 저온에서 증착되면서 보이드(void) 없이 상기 비트 라인들 사이의 갭(gap)을 매립할 수 있는 HDP-CVD 산화물을 이용하여 제3 층간 절연막(165)을 형성하는 것이 보다 바람직하다.As shown in FIG. 2B, a third interlayer insulating layer 165 is formed on the second interlayer insulating layer 160 while covering the bit line having the bit line spacer formed on the sidewall. The third interlayer insulating film 165 may be formed by chemical vapor deposition (CVD), atomic layer deposition (ALD), plasma enhanced chemical vapor deposition (PE-CVD), or high density plasma chemical vapor deposition (HDP-CVD). It is formed by vapor deposition. For example, the third interlayer insulating film 165 is formed using BPSG, USG, PSG, FOX, TEOS, SOG or HDP-CVD oxide. According to an embodiment of the present invention, the third interlayer insulating layer 165 may be formed using the same oxide as the first interlayer insulating layer 145 and / or the second interlayer insulating layer 160. According to another embodiment of the present invention, the third interlayer insulating layer 165 may be formed using an oxide different from the first interlayer insulating layer 145 and / or the second interlayer insulating layer 160. It is more preferable to form the third interlayer insulating film 165 by using HDP-CVD oxide which can fill gaps between the bit lines without voids while being deposited at low temperature.

화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 상기 비트 라인의 상면이 노출될 때까지 제3 층간 절연막(165)을 부분적으로 식각하여 제3 층간 절연막(165)의 상면을 평탄화시킨다. 본 발명의 다른 실시예에 따르면, 상기 비트 라인을 노출시키지 않고 제3 층간 절연막(165)이 비트 라인의 상면을 기준으로 소정의 두께를 가지도록 제3 층간 절연막(165)을 평탄화시킬 수 있다. 본 발명의 또 다른 실시예에 따르면, 인접하는 비트 라인들 사이에 위치하는 제3 층간 절연막(165) 내에 보이드가 발생하는 현상을 방지하기 위하여, 상기 비트 라인 및 제2 층간 절연막(160) 상에 질화물을 사용하여 추가 절연막을 형성한 다음, 이러한 추가 절연막 상에 제3 층간 절연막(165)을 형성할 수도 있다.The third interlayer insulating layer 165 may be partially etched by a chemical mechanical polishing process, an etch back process, or a combination of chemical mechanical polishing and etch back until the upper surface of the bit line is exposed. Flatten the top surface. According to another exemplary embodiment of the present invention, the third interlayer insulating layer 165 may be planarized so that the third interlayer insulating layer 165 has a predetermined thickness with respect to the upper surface of the bit line without exposing the bit line. According to another embodiment of the present invention, in order to prevent a void from occurring in the third interlayer insulating layer 165 positioned between adjacent bit lines, the bit line and the second interlayer insulating layer 160 may be disposed on the bit line and the second interlayer insulating layer 160. An additional insulating film may be formed using nitride, and then a third interlayer insulating film 165 may be formed on the additional insulating film.

제3 층간 절연막(165) 상에 제5 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간 절연막(165) 및 제2 층간 절연막(160)을 부분적으로 식각함으로써, 제1 패드들(150)을 노출시키는 제4 콘택 홀들을 형성한다. 상기 제4 콘택 홀들은 상기 비트 라인 스페이서에 대하여 자기 정렬 방식으로 형성된다. 본 발명의 다른 실시예에 따르면, 후속하는 사진 식각 공정의 공정 마진을 확보할 수 있도록 제3 층간 절연막(165) 상에 제2 반사 방지막(ARL)을 형성한 후, 상기 제4 콘택 홀들을 형성하는 사진 식각 공정을 진행할 수 있다. 본 발명의 또 다른 실시예에 따르면, 상기 제4 콘택 홀들을 형성한 후, 세정 공정을 수행하여 상기 제4 콘택 홀들을 통해 노출되는 제1 패드들(150)의 표면에 존재하는 자연 산화막이나 폴리머 또는 각종 이물질 등을 제거할 수 있다.After forming a fifth photoresist pattern (not shown) on the third interlayer insulating layer 165, the third interlayer insulating layer 165 and the second interlayer insulating layer 160 are formed using the fifth photoresist pattern as an etching mask. ) Is partially etched to form fourth contact holes exposing the first pads 150. The fourth contact holes are formed in a self-aligning manner with respect to the bit line spacer. According to another embodiment of the present invention, after forming the second anti-reflection film ARL on the third interlayer insulating layer 165 to secure the process margin of the subsequent photolithography process, the fourth contact holes are formed. The photo etching process can be performed. According to another embodiment of the present invention, after forming the fourth contact holes, a natural oxide film or a polymer present on the surface of the first pads 150 exposed through the fourth contact holes by performing a cleaning process. Alternatively, various foreign matters can be removed.

상기 제4 콘택 홀들을 채우면서 제3 층간 절연막(165) 상에 제4 도전층을 형성한 후, 화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제3 층간 절연막(165)이 노출될 때까지 상기 제4 도전층을 식각하여 상기 제4 콘택 홀들 내에 각기 제4 패드(170)를 형성한다. 상기 제4 도전층은 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물과 같은 도전체를 사용하여 형성된다. 또한, 상기 제4 도전층은 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 펄스 레이저 증착(PLD) 공정을 이용하여 형성된다. 제4 패드(170)는 제1 패드(150)를 후속하여 형성되는 스토리지 전극(210)(도 2e 참조)에 전기적으로 연결시킨다. 즉, 스토리지 전극(210)은 제4 패드(170) 및 제1 패드(150)를 통하여 제1 콘택 영역(135)에 전기적으로 연결된다. After forming the fourth conductive layer on the third interlayer insulating layer 165 while filling the fourth contact holes, a third interlayer insulating layer (CMP), an etch back process, or a combination thereof is used. The fourth conductive layer is etched until 165 is exposed to form fourth pads 170 in the fourth contact holes, respectively. The fourth conductive layer is formed using a conductor such as polysilicon, metal or conductive metal nitride doped with impurities. In addition, the fourth conductive layer is formed using a sputtering process, a chemical vapor deposition (CVD) process, an atomic layer deposition (ALD) process, or a pulsed laser deposition (PLD) process. The fourth pad 170 electrically connects the first pad 150 to a subsequently formed storage electrode 210 (see FIG. 2E). That is, the storage electrode 210 is electrically connected to the first contact region 135 through the fourth pad 170 and the first pad 150.

제4 패드(170) 및 제3 층간 절연막(165) 상에 산화물을 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 원자층 적층(ALD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정으로 증착하여 제4 층간 절연막(175)을 형성한다. 예를 들면, 제4 층간 절연막(175)은 BPSG, PSG, USG, FOX, TEOS, SOG 또는 HDP-CVD 산화물을 사용하여 형성된다. 제4 층간 절연막(175)은 상기 비트 라인으로부터 스토리지 전극(210)을 전기적으로 절연시키는 역할을 한다. 전술한 바와 같이, 제4 층간 절연막(175)은 제3 층간 절연막(165), 제2 층간 절연막(160) 및/또는 제1 층간 절연막(145)과 동일한 산화물을 사용하여 형성될 수 있다. 또한, 제4 층간 절연막(175)은 제3 층간 절연막(165), 제2 층간 절연막(160) 및 또는 제1 층간 절연막(145)과 상이한 산화물을 사용하여 형성할 수 있다.Oxides are deposited on the fourth pad 170 and the third interlayer insulating layer 165 by chemical vapor deposition (CVD), plasma enhanced chemical vapor deposition (PE-CVD), atomic layer deposition (ALD), or high density plasma chemical vapor deposition. The fourth interlayer insulating layer 175 is formed by depositing by a deposition (HDP-CVD) process. For example, the fourth interlayer insulating film 175 is formed using BPSG, PSG, USG, FOX, TEOS, SOG or HDP-CVD oxide. The fourth interlayer insulating layer 175 electrically insulates the storage electrode 210 from the bit line. As described above, the fourth interlayer insulating layer 175 may be formed using the same oxide as the third interlayer insulating layer 165, the second interlayer insulating layer 160, and / or the first interlayer insulating layer 145. In addition, the fourth interlayer insulating layer 175 may be formed using an oxide different from the third interlayer insulating layer 165, the second interlayer insulating layer 160, or the first interlayer insulating layer 145.

제4 층간 절연막(175) 상에 식각 저지막(180)을 형성한다. 식각 저지막(180)은 제4 층간 절연막(175) 및 몰드막(185)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 식각 저지막(175)은 실리콘 질화물과 같은 질화물을 사용하여 형성한다. An etch stop layer 180 is formed on the fourth interlayer insulating layer 175. The etch stop layer 180 is formed using a material having an etch selectivity with respect to the fourth interlayer insulating layer 175 and the mold layer 185. For example, the etch stop layer 175 is formed using a nitride such as silicon nitride.

본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제4 층간 절연막(175)의 상부를 평탄화시킨 후, 평탄화된 제4 층간 절연막(175) 상에 식각 저지막(180)을 형성할 수 있다.According to another embodiment of the present invention, the upper portion of the fourth interlayer insulating film 175 is planarized using a chemical mechanical polishing process, an etch back process, or a combination thereof, and then on the planarized fourth interlayer insulating film 175. An etch stop layer 180 may be formed.

식각 저지막(185) 상에 스토리지 전극(225)의 형성을 위한 몰드막(185)을 형성한다. 몰드막(185)은 산화물을 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정으로 증착하여 형성된다. 예를 들면, 몰드막(185)은 TEOS, PE-TEOS, HDP-CVD 산화물, PSG, FOX, USG, BPSG 또는 SOG를 사용하여 형성한다. 몰드막(185)은 식각 저지막(180)으로부터 약 5,000Å 내지 약 50,000Å 정도의 두께를 갖도록 형성된다. 몰드막(185)의 두께는 캐패시터(240)(도 2f 참조)에 요구되는 캐패시턴스에 따라 조절할 수 있다. 즉, 캐패시터(240)의 높이는 몰드막(185)의 두께에 의하여 주로 결정되므로, 요구되는 캐패시턴스를 갖는 캐패시터(240)를 형성하기 위하여 몰드막(185)의 두께를 적절하게 조절할 수 있다. The mold layer 185 for forming the storage electrode 225 is formed on the etch stop layer 185. The mold layer 185 is formed by depositing an oxide in a chemical vapor deposition (CVD) process, a plasma enhanced chemical vapor deposition (PE-CVD) process, or a high density plasma chemical vapor deposition (HDP-CVD) process. For example, the mold film 185 is formed using TEOS, PE-TEOS, HDP-CVD oxide, PSG, FOX, USG, BPSG or SOG. The mold layer 185 may be formed to have a thickness of about 5,000 kPa to about 50,000 kPa from the etch stop layer 180. The thickness of the mold layer 185 may be adjusted according to the capacitance required for the capacitor 240 (see FIG. 2F). That is, since the height of the capacitor 240 is mainly determined by the thickness of the mold film 185, the thickness of the mold film 185 may be appropriately adjusted to form the capacitor 240 having the required capacitance.

몰드막(185) 상에 스토리지 전극(210)을 위한 제 5 콘택 홀(195)들(도 2c 참조)이 형성될 부분을 노출시키는 제6 포토레지스트 패턴(190)을 형성한다. 이러한 제6 포토레지스트 패턴(190)을 형성하는 공정을 보다 상세하게 설명하면 다음과 같 다. A sixth photoresist pattern 190 is formed on the mold layer 185 to expose a portion where the fifth contact holes 195 (see FIG. 2C) for the storage electrode 210 are to be formed. The process of forming the sixth photoresist pattern 190 will be described in more detail as follows.

도 3은 종래의 스토리지 전극의 형성을 위한 포토레지스트 패턴의 평면도를 도시한 것이며, 도 4는 본 발명에 따른 스토리지 전극(210)의 형성을 위한 제6 포토레지스트 패턴(190)의 평면도를 도시한 것이다.3 illustrates a plan view of a photoresist pattern for forming a conventional storage electrode, and FIG. 4 illustrates a plan view of a sixth photoresist pattern 190 for forming a storage electrode 210 according to the present invention. will be.

도 3에 도시한 바와 같이, 종래의 경우에는 가로 길이가 a이고 세로 길이가 b인 단위 면적 당 하나의 사각형 포토레지스트 패턴이 형성된다. 이와 같은, 포토레지스트 패턴을 이용하여 스토리지 전극을 형성할 경우에는 단위 면적당 하나의 스토리지 전극이 형성된다. 그러나, 도 4에 도시한 바와 같이, 본 발명에 따르면 가로 길이가 a이고 세로 길이가 b인 단위 면적 당 4개의 사각형 제6 포토레지스트 패턴(190)들이 형성된다. 따라서, 단위 면적당 형성되는 스토리지 전극들(210)의 수가 증가되므로 이러한 스토리지 전극(210)들을 포함하는 캐패시터(240)의 면적을 크게 증가시킬 수 있다. 도 3 및 도 4에서, a가 150이고, b가 130이며 포토레지스트 패턴의 높이를 h라고 가정할 경우, 종래의 포토레지스트 패턴을 이용하여 형성된 캐패시터의 표면적은, (2 ×150h) + (2 ×130h) + (2 ×140h) + (2 ×120h)이므로 약 1,080h 정도가 된다. 그러나, 도 4에 도시한 바와 같이 단위 면적당 4개가 형성된 제6 포토레지스트 패턴(190)들을 이용하여 형성된 캐패시터(240)의 표면적은, 4 × [(2 ×70h) + (2 ×60h) + (2 ×60h) + (2 ×50h)]이므로 약 1,920h 정도가 된다. 이에 따라, 본 발명에 따른 캐패시터(240)는 종래의 캐패시터에 비하여 약 2배 정도 증가된 표면적을 가진다. 일반적으로 캐패시터의 캐패시턴스는 다음 수학식에 따라 정해진다.As shown in FIG. 3, in the conventional case, one rectangular photoresist pattern is formed per unit area having a horizontal length a and a vertical length b. When the storage electrode is formed using the photoresist pattern, one storage electrode is formed per unit area. However, as shown in FIG. 4, according to the present invention, four rectangular sixth photoresist patterns 190 are formed per unit area having a horizontal length a and a vertical length b. Therefore, since the number of storage electrodes 210 formed per unit area is increased, the area of the capacitor 240 including the storage electrodes 210 may be greatly increased. 3 and 4, when a is 150, b is 130, and the height of the photoresist pattern is h, the surface area of the capacitor formed using the conventional photoresist pattern is (2 x 150h) + (2 X130h) + (2 x 140h) + (2 x 120h), so it is about 1,080h. However, as shown in FIG. 4, the surface area of the capacitor 240 formed using the sixth photoresist patterns 190 formed per unit area is 4 × ((2 × 70h) + (2 × 60h) + ( 2 x 60h) + (2 x 50h)], which is about 1,920 h. Accordingly, the capacitor 240 according to the present invention has a surface area increased by about two times compared to the conventional capacitor. In general, the capacitance of the capacitor is determined by the following equation.

C = (ε× A )÷ tC = (ε × A) ÷ t

상기 수학식에서, ε은 유전체의 유전율의 의미하고, A는 캐패시터의 표면적을 뜻하며, t는 캐패시터의 두께를 나타낸다. 그러므로, 본 발명에 따라 단위 면적 당 4개가 형성된 제6 포토레지스트 패턴(210)들을 이용하여 캐패시터(240)를 형성할 경우, 캐패시터(240)의 표면적이 2배 정도 증가됨에 따라 캐패시터(240)의 캐패시턴스도 2배 정도로 증가된다.In the above equation, [epsilon] is the dielectric constant of the dielectric, A is the surface area of the capacitor, and t is the thickness of the capacitor. Therefore, when the capacitor 240 is formed by using the sixth photoresist patterns 210 formed per unit area according to the present invention, the surface area of the capacitor 240 is increased by about twice as much as that of the capacitor 240. The capacitance is also doubled.

도 2c를 참조하면, 제6 포토레지스트 패턴(190)을 식각 마스크로 이용하여 몰드막(185), 식각 저지막(180) 및 제4 층간 절연막(175)을 부분적으로 식각하여 제4 패드(170)를 노출시키는 제5 콘택 홀(195)들을 형성한다. 전술한 바와 같이, 하나의 제4 패드(170) 상에는 4개의 제5 콘택 홀(195)들이 형성된다. 본 발명의 다른 실시예에 따르면, 하나의 제4 패드(170)에 대하여 제6 포토레지스트 패턴(190)들의 구조에 따라 8개 또는 16개 등과 같이 2^N개(여기서, N은 3이상의 자연수이다)의 제5 콘택 홀(210)들을 형성할 수 있다.Referring to FIG. 2C, the mold layer 185, the etch stop layer 180, and the fourth interlayer insulating layer 175 may be partially etched using the sixth photoresist pattern 190 as an etching mask to form the fourth pad 170. ), Fifth contact holes 195 are formed. As described above, four fifth contact holes 195 are formed on one fourth pad 170. According to another embodiment of the present invention, 2 ^N pieces (where N is a natural number of 3 or more), such as 8 or 16 pieces, depending on the structure of the sixth photoresist patterns 190 with respect to one fourth pad 170. Fifth contact holes 210 may be formed.

도 2d를 참조하면, 애싱 공정 및/또는 스트리핑 공정을 이용하여 제6 포토레지스트 패턴(190)을 제거한 다음, 노출된 제4 패드(170) 및 제5 콘택 홀(195)들의 측벽 상에 제5 도전층(200)을 형성한다. 제5 도전층(200)은 도핑된 폴리실리콘, 금속 또는 도전성 금속 산화물을 사용하여 형성한다. 제5 도전층(200)은 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 펄스 레이저 증착 (PLD) 공정을 이용하여 형성된다. 여기서, 하나의 제4 패드(170)에 대하여 적어도 4개 이상의 제5 콘택 홀(195)들이 형성되어 있으므로, 하나의 제4 패드(170)는 적어도 4이상의 부분들이 제5 도전층(200)에 접촉된다.Referring to FIG. 2D, the sixth photoresist pattern 190 is removed using an ashing process and / or a stripping process, and then a fifth layer is disposed on the sidewalls of the exposed fourth pads 170 and fifth contact holes 195. The conductive layer 200 is formed. The fifth conductive layer 200 is formed using doped polysilicon, metal or conductive metal oxide. The fifth conductive layer 200 is formed using a sputtering process, a chemical vapor deposition (CVD) process, an atomic layer deposition (ALD) process or a pulsed laser deposition (PLD) process. Here, since at least four or more fifth contact holes 195 are formed in one fourth pad 170, at least four portions of one fourth pad 170 may be formed in the fifth conductive layer 200. Contact.

제5 콘택 홀(195)을 채우면서 제5 도전층(200) 상에 희생층(205)을 형성한다. 희생층(205)은 USG, FOX 또는 SOG 등과 같이 몰드막(185)과 상이한 식각 선택비를 갖는 산화물을 사용하여 형성한다. 희생층(205)은 후속하는 공정 동안 스토리지 전극(210)을 보호한다. 본 발명의 다른 실시예에 따르면, 화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마(CMP)와 에치 백을 조합한 공정을 이용하여 희생층(205)의 상부를 평탄화시킬 수 있다.The sacrificial layer 205 is formed on the fifth conductive layer 200 while filling the fifth contact hole 195. The sacrificial layer 205 is formed using an oxide having an etching selectivity different from that of the mold layer 185, such as USG, FOX, SOG, or the like. The sacrificial layer 205 protects the storage electrode 210 during subsequent processing. According to another exemplary embodiment of the present invention, the upper portion of the sacrificial layer 205 may be planarized using a chemical mechanical polishing (CMP) process, an etch back process, or a combination of chemical mechanical polishing (CMP) and etch back.

도 2e를 참조하면, 화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마(CMP)와 에치 백을 조합한 공정을 이용하여 몰드막(185)이 노출될 때까지, 희생층(205) 및 제5 도전층(200)을 부분적으로 제거한다. 이에 따라, 하나의 제4 패드(170)에 각기 접촉되는 4개의 실린더형 스토리지 전극(210)들이 형성된다. 비록, 제6 포토레지스트 패턴(190)이 사각형의 평면 구조를 갖더라도, 상술한 식각 공정을 거친 후의 스토리지 전극(210)은 대체로 실린더의 형상을 가진다. 스토리지 전극(225)들 각기 희생막 패턴(215)들로 덮여진다.Referring to FIG. 2E, the sacrificial layer 205 is exposed until the mold layer 185 is exposed using a chemical mechanical polishing (CMP) process, an etch back process, or a combination of chemical mechanical polishing (CMP) and etch back. And partially remove the fifth conductive layer 200. As a result, four cylindrical storage electrodes 210 are respectively formed in contact with one fourth pad 170. Although the sixth photoresist pattern 190 has a rectangular planar structure, the storage electrode 210 after the etching process described above has a generally cylindrical shape. Each of the storage electrodes 225 is covered with the sacrificial layer patterns 215.

도 2f를 참조하면, 몰드막(185) 및 희생막 패턴(215)을 식각하여 하나의 제4 패드(170)에 접촉되는 4개의 스토리지 전극(210)들을 완성한 다음, 각 스토리지 전극(210)들 상에 유전막(220) 및 플레이트 전극(230)을 순차적으로 형성하여 캐패시터(240)를 형성한다. 본 발명에 따른 캐패시터(240)는 하나의 제4 패드(170)에 접 촉되는 적어도 4개 이상의 실린더형 스토리지 전극(210)들을 구비하는 다중 실린더형 구조를 가짐으로써, 종래의 캐패시터에 비하여 2배 정도로 향상된 캐패시턴스를 가진다.Referring to FIG. 2F, the mold layer 185 and the sacrificial layer pattern 215 are etched to complete four storage electrodes 210 in contact with one fourth pad 170, and then each storage electrode 210 is formed. The dielectric film 220 and the plate electrode 230 are sequentially formed on the capacitor 240. Capacitor 240 according to the present invention has a multi-cylindrical structure having at least four or more cylindrical storage electrodes 210 in contact with one fourth pad 170, thereby doubling compared to conventional capacitors It has a degree of improved capacitance.

상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, although described with reference to preferred embodiments of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims

Forming a contact region on the substrate;

Forming at least one pad in contact with the contact area;

Forming a mold film on the pad;

Forming a contact hole in the second one ^N (where, N is a natural number equal to or greater than 2) for each exposing the pad by partially etching the molded film;

Forming 2 ^N cylindrical storage electrodes on the sidewalls of the pad and the contact holes simultaneously in contact with the pad;

Forming a dielectric film on the cylindrical storage electrodes; And

Forming a plate electrode on the dielectric film.

The method of claim 1, wherein the forming of the contact holes comprises:

Forming a photoresist pattern on the mold layer to define regions in which the contact holes are formed; And

And partially etching the mold layer using the photoresist pattern.

The method of claim 1, wherein four contact holes are formed to expose the pads, respectively.

The method of claim 1, wherein forming the cylindrical storage electrodes comprises:

Forming a conductive layer on an upper surface of the pad and on inner walls of the contact holes;

Forming a sacrificial layer on the conductive layer while filling the contact holes; And

And partially removing the sacrificial layer and the conductive layer until the mold film is exposed.