KR20060074176A - Method of forming a floating gate electrode in flash memory device - Google Patents
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Abstract
본 발명은 플래쉬 메모리소자의 플로팅 게이트 전극 형성방법에 관한 것으로, 본 발명의 사상은 패턴들간의 간격이 좁게 형성될 영역과 패턴들 간의 간격이 넓게 형성될 영역이 구비된, 반도체 기판에 상기 반도체 기판으로부터 소정 높이가 구비된 소자 분리막을 형성하는 단계, 상기 결과물 상에 상기 소자분리막의 소정 높이보다 높은 실리콘막을 형성하고, 상기 패턴들간의 간격이 좁게 형성될 영역이 노출되도록 하는 패턴을 형성하는 단계, 상기 패턴이 형성된 결과물 전면에 에치백 공정을 수행하여, 상기 패턴들간의 간격이 좁게 형성될 영역의 플로팅 게이트 전극 패턴을 형성하는 단계, 상기 패턴들간의 간격이 좁게 형성될 영역을 노출하는 패턴 제거공정을 수행하는 단계, 상기 결과물 전면에 평탄화 공정을 수행하여, 상기 패턴들간의 간격이 넓게 형성될 영역의 플로팅 게이트 전극 패턴을 형성하는 단계를 포함한다. The present invention relates to a method of forming a floating gate electrode of a flash memory device, and the idea of the present invention is to provide a semiconductor substrate in a semiconductor substrate having a region in which the spacing between the patterns is formed to be narrow and a region in which the spacing between the patterns is to be formed. Forming a device isolation film having a predetermined height from the substrate, forming a silicon film higher than a predetermined height of the device isolation film on the resultant, and forming a pattern for exposing a region to be formed with a narrow gap between the patterns; Performing an etch back process on the entire surface of the resultant product on which the pattern is formed, forming a floating gate electrode pattern in a region where the spacing between the patterns is to be narrowed, and removing a pattern exposing a region where the spacing between the patterns is to be formed Performing a planarization process on the entire surface of the resultant, the gaps between the patterns Forming a floating gate electrode pattern of a region to be broadly formed.
플로팅 게이트 전극Floating gate electrode
Description
도 1 내지 도 5는 본 발명에 따른 플래쉬 메모리 소자의 플로팅 게이트 전극 형성방법을 설명하기 위한 단면도들이다. 1 to 5 are cross-sectional views illustrating a method of forming a floating gate electrode of a flash memory device according to the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10: 반도체 기판 12: 터널산화막10
14, 16: 하드마스크 18: 소자분리막14, 16: hard mask 18: device isolation layer
20: 플로팅 게이트 전극20: floating gate electrode
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리소자의 플로팅 게이트 전극 형성방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a floating gate electrode of a flash memory device.
플래쉬 메모리소자의 플로팅 게이트 전극 형성방법에 있어서, 패턴들간의 간 격이 좁게 형성될 영역에 형성되는 플로팅 게이트 전극 패턴과 패턴들간의 간격이 넓게 형성될 영역에 형성되는 플로팅 게이트 전극 패턴간의 두께차가 발생하게 된다. In the method of forming a floating gate electrode of a flash memory device, a thickness difference is generated between a floating gate electrode pattern formed in a region where a gap between patterns is formed and a floating gate electrode pattern formed in a region where a space between the patterns is formed. Done.
따라서 상기 간격이 좁게 형성될 영역에 형성되는 플로팅 게이트 전극 패턴과 상기 간격이 넓게 형성될 영역에 형성되는 플로팅 게이트 전극 패턴간의 두께차를 감소시킬 수 있도록 하는 기술들이 요구되고 있다. Accordingly, there is a demand for a technique for reducing the thickness difference between the floating gate electrode pattern formed in the region where the gap is to be formed and the floating gate electrode pattern formed in the region where the gap is to be formed.
상술한 문제점을 해결하기 위한 본 발명의 목적은 패턴들간의 간격이 좁게 형성될 영역에 형성되는 플로팅 게이트 전극 패턴과 패턴들간의 간격이 넓게 형성될 영역에 형성되는 플로팅 게이트 전극 패턴간의 두께차를 감소시킬 수 있도록 하는 플래쉬 메모리소자의 플로팅 게이트 전극 형성방법을 제공함에 있다.
An object of the present invention for solving the above problems is to reduce the thickness difference between the floating gate electrode pattern formed in the region to be formed in the narrow gap between the pattern and the floating gate electrode pattern formed in the region to be formed between the pattern is wide The present invention provides a method of forming a floating gate electrode of a flash memory device.
상술한 목적을 달성하기 위한 본 발명의 사상은 패턴들간의 간격이 좁게 형성될 영역과 패턴들 간의 간격이 넓게 형성될 영역이 구비된, 반도체 기판에 상기 반도체 기판으로부터 소정 높이가 구비된 소자 분리막을 형성하는 단계, 상기 결과물 상에 상기 소자분리막의 소정 높이보다 높은 실리콘막을 형성하고, 상기 패턴들간의 간격이 좁게 형성될 영역이 노출되도록 하는 패턴을 형성하는 단계, 상기 패턴이 형성된 결과물 전면에 에치백 공정을 수행하여, 상기 패턴들간의 간격이 좁게 형성될 영역의 플로팅 게이트 전극 패턴을 형성하는 단계, 상기 패턴들간의 간격이 좁게 형성될 영역을 노출하는 패턴 제거공정을 수행하는 단계, 상기 결과물 전면에 평탄화 공정을 수행하여, 상기 패턴들간의 간격이 넓게 형성될 영역의 플로팅 게이트 전극 패턴을 형성하는 단계를 포함한다. According to an aspect of the present disclosure, a device isolation film having a predetermined height from a semiconductor substrate may be formed on a semiconductor substrate having a region where a gap between patterns is formed and a region where a gap between patterns is formed. Forming a silicon film that is higher than a predetermined height of the device isolation film on the resultant, and forming a pattern to expose a region to be formed with a narrow gap between the patterns; and etching back the entire surface of the resultant patterned pattern Performing a process to form a floating gate electrode pattern in a region in which the spacing between the patterns is to be narrowed, and performing a pattern removing process to expose a region in which the spacing between the patterns is to be narrow, and in front of the resultant By performing a planarization process, a floating gate electrode pattern in a region in which a gap between the patterns is to be widened. And forming.
상기 패턴들간의 간격이 넓게 형성될 영역의 플로팅 게이트 전극 패턴형성을 위한 상기 패터닝 공정시 상기 패턴들간의 간격이 좁게 형성될 영역의 플로팅 게이트 전극 패턴의 소정 깊이 또한 제거되는 것이 바람직하다. In the patterning process for forming the floating gate electrode pattern of the region where the spacing between the patterns is to be formed, a predetermined depth of the floating gate electrode pattern of the region where the spacing between the patterns is to be formed is preferably removed.
상기 실리콘막은 소자 분리막의 소정 높이보다 200~ 500Å정도 더 높게 형성하는 것이 바람직하다. The silicon film is preferably formed to be about 200 ~ 500Å higher than the predetermined height of the device isolation film.
상기 에치백공정 후 상기 소자분리막의 소정높이보다 소정 두께정도 상기 제1 실리콘막이 잔존하도록 하는 것이 바람직하다. After the etch back process, the first silicon layer may remain at a predetermined thickness more than a predetermined height of the device isolation layer.
상기 제1 실리콘막이 잔존할 두께는 상기 소자 분리막의 높이보다 0~ 500Å 정도 인 것이 바람직하다. It is preferable that the thickness of the first silicon film to remain is about 0 to 500 kV from the height of the device isolation layer.
상기 결과물 전면에 수행되는 상기 평탄화공정시 공정 타겟은 상기 간격이 좁게 형성될 영역에 형성된 소자 분리막이 노출될 때까지인 것이 바람직하다. In the planarization process performed on the entire surface of the resultant, it is preferable that the process target is until the device isolation layer formed in the region where the gap is narrow is exposed.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완 전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, but the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. In addition, when a film is described as being on or in contact with another film or semiconductor substrate, the film may be in direct contact with the other film or semiconductor substrate, or a third film is interposed therebetween. It may be done.
도 1 내지 도 5는 본 발명에 따른 플래쉬 메모리소자의 플로팅 게이트 전극 형성방법을 설명하기 위한 단면도들이다. 1 to 5 are cross-sectional views illustrating a method of forming a floating gate electrode of a flash memory device according to the present invention.
도 1을 참조하면, 실리콘 재질로 이루어진 반도체 기판(10) 전면 상부에 터널 산화막(12), 하드마스크용 질화막(14), 하드마스크용 산화막/폴리 실리콘막(16)을 순차적으로 형성한다. Referring to FIG. 1, a
상기 반도체 기판(10)은 패턴, 예를 들어 소자분리막들간의 간격이 좁게 형성될 영역(예: 셀 영역)(A)과, 패턴들간의 간격이 넓게 형성될 영역(예: 주변회로 영역)(B)으로 구분 정의되어 있다. The
상기 하드마스크용 질화막(14)은 1400~ 1800Å 정도의 두께로 형성하고, 상기 하드마스크용 산화막은 200~ 500Å 정도의 두께로 형성하고, 상기 하드마스크용 폴리실리콘막은 700~ 1000Å 정도의 두께로 형성한다. The hard mask nitride film 14 is formed to a thickness of about 1400 ~ 1800Å, the hard mask oxide film is formed to a thickness of about 200 ~ 500Å, the hardmask polysilicon film is formed to a thickness of about 700 ~ 1000ÅÅ. do.
상기 3중의 하드 마스크 대신에 2300~ 3300Å 정도의 두께로 형성되는 하나의 하드마스크용 질화막으로만 형성할 수도 있다. Instead of the triple hard mask, it may be formed of only one hard mask nitride film formed to a thickness of about 2300 to 3300 mm 3.
상기 하드마스크용 산화막/폴리 실리콘막(16) 상부의 소정 영역에 포토레지스트 패턴을 형성한 후 이를 식각 마스크로 하드마스크용 산화막/폴리 실리콘막 (16), 하드마스크용 질화막(14), 터널 산화막(12)을 순차적으로 식각하여 트렌치(T)를 형성한다. 이어서, 상기 형성된 트렌치의 측벽에 산화공정을 수행하여, 측벽산화막을 형성한다. After forming a photoresist pattern on a predetermined region on the hard mask oxide film / polysilicon film 16, the hard mask oxide film / polysilicon film 16, the hard mask nitride film 14, and the tunnel oxide film are used as etching masks. (12) is sequentially etched to form trenches (T). Subsequently, an oxidation process is performed on the formed sidewalls of the trench to form a sidewall oxide film.
상기 포토레지스트 패턴 형성시 70nm급 소자에서는 ArF 포토레지스트를 사용하는 데, 상기 포토레지스트는 상기 식각 공정시 마진이 없기 때문에, 상기 하드 마스크용 질화막(14), 상기 하드마스크용 산화막/폴리 실리콘막(16)과 같이 3중의 하드 마스크를 형성하면 포토레지스트 마진을 증가시키게 된다. In forming the photoresist pattern, an ArF photoresist is used in a 70 nm device, and since the photoresist has no margin during the etching process, the nitride film 14 for the hard mask and the oxide / polysilicon film for the hard mask ( Forming a triple hard mask as in 16) increases the photoresist margin.
도 2를 참조하면, 상기 트렌치가 포함된 결과물 상에 HDP 산화막과 같은 트렌치 매립용 산화막을 형성하고, 상기 하드마스크용 산화막/폴리실리콘막(16)이 노출될 때까지 CMP공정과 같은 평탄화 공정을 수행한다. Referring to FIG. 2, a trench filling oxide film such as an HDP oxide film is formed on the resultant product including the trench, and a planarization process such as a CMP process is performed until the hard mask oxide film / polysilicon film 16 is exposed. Perform.
이어서, 상기 하드마스크용 산화막/폴리실리콘막(16), 하드마스크용 질화막(14)을 제거하는 습식공정을 수행함으로써, 소자분리막(18)의 형상을 완료한다.Subsequently, a wet process of removing the hard mask oxide film / polysilicon film 16 and the hard mask nitride film 14 is performed to complete the shape of the
상기 습식 식각공정으로 인해, 탑코너(top corner)쪽이 중심방향으로 소정 두께 제거된 소자 분리막(18)의 형상을 가지게 된다. Due to the wet etching process, the top corner has a shape of the
도 3을 참조하면, 상기 결과물 전면에 플로팅 게이트 전극용 제1 폴리 실리콘막(20)을 형성한다. 상기 플로팅 게이트 전극용 제1 폴리 실리콘막은 효율적인 소자 분리막의 높이(EFH)보다 높게 증착해야 한다. Referring to FIG. 3, the
상기 제1 폴리 실리콘막은 효율적인 소자 분리막의 높이보다 200~ 500Å정도 더 높게 형성한다.The first polysilicon film is formed to be about 200 to 500 kV higher than the height of the efficient device isolation film.
상기 효율적인 소자 분리막의 높이(EFH)보다 낮게 상기 제1 폴리 실리콘막이 형성되면, 증착된 제1 폴리 실리콘막에는 심(seam)이 발생하게 된다. 따라서 제1폴리 실리콘막에 심이 발생되는 것을 방지하기 위해, 효율적인 소자분리막의 높이(EFH)보다 높게 제1 폴리 실리콘막을 증착해야 한다. When the first polysilicon film is formed to be lower than the height (EFH) of the efficient device isolation layer, a seam is generated in the deposited first polysilicon film. Therefore, in order to prevent the seam from being generated in the first polysilicon film, the first polysilicon film should be deposited higher than the height (EFH) of the efficient device isolation film.
전영역에 상기 소정 두께만큼 제1 폴리실리콘막이 증착되더라도, 패턴들간의 간격에 따라 증착되는 막질들의 두께는 상이하게 된다. Even if the first polysilicon film is deposited in the entire region by the predetermined thickness, the thicknesses of the deposited films are different according to the interval between the patterns.
이어서, 상기 결과물 상의 패턴들 간의 간격이 좁게 형성될 영역(A)이 노출되도록 하는 포토레지스트 패턴(PR)을 형성한다. Subsequently, the photoresist pattern PR is formed to expose the region A to be formed with a narrow interval between the patterns on the resultant.
도 4를 참조하면, 상기 포토레지스트 패턴(PR)이 형성된 결과물 상에 에치백 공정을 수행하여, 상기 패턴들간의 간격이 좁게 형성될 영역(A) 상의 제1 폴리 실리콘막을 패터닝하여 플로팅 게이트 전극패턴(20a)의 형성을 완료한다. Referring to FIG. 4, a floating gate electrode pattern is formed by performing an etch back process on a resultant on which the photoresist pattern PR is formed, by patterning a first polysilicon layer on a region A in which a gap between the patterns is to be narrowed. Formation of 20a is completed.
상기 패턴들간의 간격이 좁게 형성될 영역(A) 상에 제1 폴리실리콘막이 상기 에치백 공정 후 잔존할 두께는 효율적인 소자 분리막의 높이보다 조금 높게 형성되도록 한다. The thickness of the first polysilicon film remaining after the etch back process on the region A in which the gaps between the patterns are to be narrowed is formed to be slightly higher than the height of the efficient device isolation layer.
제1 폴리실리콘막이 잔존할 두께는 효율적인 소자 분리막의 높이보다 0~ 500Å 정도 더 높게 형성되도록 한다. The thickness of the first polysilicon film remaining is to be formed about 0 ~ 500 폴리 higher than the height of the efficient device isolation film.
이어서, 상기 형성된 포토레지스트 패턴(PR)의 제거공정 및 세정공정을 수행한다. Subsequently, a removal process and a cleaning process of the formed photoresist pattern PR are performed.
도 5를 참조하면, 상기 간격이 좁게 형성될 영역(A)과 간격이 넓게 형성될 영역(B)이 포함한 결과물 전면에 CMP공정과 같은 평탄화 공정을 수행함으로써, 상기 패턴들간의 간격이 넓게 형성될 영역(B) 상에도 플로팅 게이트 전극패턴(20b) 형성을 완료한다. Referring to FIG. 5, a planarization process such as a CMP process is performed on the entire surface of the resultant area including the region A to be narrowly formed and the region B to be formed wider, thereby widening the gap between the patterns. The formation of the floating
상기 간격이 좁게 형성될 영역(A)과 간격이 넓게 형성될 영역(B)에 동시에 수행된 상기 CMP공정의 공정 타겟(target)은 상기 간격이 좁게 형성될 영역(A)에 형성된 소자 분리막(18)이 노출될 때까지이다. The process target of the CMP process, which is simultaneously performed in the region A to be narrowly formed and the region B to be formed wider, has a
상기 간격이 좁게 형성될 영역(A)의 플로팅 게이트 전극 패턴(20a)에는 상기 소자분리막(18)의 높이보다 0~ 500Å 정도의 두께가 더 형성되어 있는 데, 이 두께만큼만 제거하여 소자분리막이 노출될 정도의 CMP 공정을 수행하면, 상기 간격이 넓게 형성될 영역(B)의 플로팅 게이트 전극 패턴을 형성할 수 있게 된다. In the floating
전영역에 동일한 두께만큼 제1 폴리실리콘막이 증착되더라도, 패턴들간의 간격에 따라 증착된 막질들의 두께는 상이하다. 다시 말해, 동일한 두께만큼 제1 폴리실리콘막이 증착되더라도 상기 패턴들간의 간격이 좁게 형성될 영역(A)에는 상기 패턴들의 간격이 넓게 형성될 영역(B)보다 더 두껍게 형성되는 특성이 있다. Although the first polysilicon film is deposited in the entire area by the same thickness, the thicknesses of the deposited films are different according to the interval between the patterns. In other words, even when the first polysilicon film is deposited to the same thickness, the region A in which the gaps between the patterns are formed to be narrow is formed thicker than the region B in which the gaps between the patterns are to be formed.
따라서 더 두껍게 형성된, 상기 간격이 좁게 형성될 영역의 폴리 실리콘막에만 먼저 에치백 공정을 수행하고, 상기 간격이 좁게 형성될 영역에 상기 소자 분리막의 높이보다 높게 형성된 두께(본 발명의 실시 예에서는 0~ 500Å)만큼만 제거되는 CMP 공정을 전영역에 수행함으로써, 상기 간격이 넓게 형성될 영역(B)에 형성되되, 간격이 좁게 형성될 영역보다 얇게 형성된 제1 폴리 실리콘막을 제거하여 플로팅 게이트 전극 패턴을 형성할 수 있게 된다. Therefore, the etchback process is first performed only on the polysilicon film in the region where the gap is to be formed thicker, and the thickness formed higher than the height of the device isolation layer in the region where the gap is to be formed (0 in the embodiment of the present invention). By performing a CMP process to remove only the area of 500 nm) to the entire region, the floating gate electrode pattern is removed by removing the first polysilicon layer formed in the region B to be formed with a wider gap, and having a thinner thickness than the region where the gap is to be formed. It can be formed.
본 발명에 의하면, 상기 간격이 좁게 형성될 영역의 폴리 실리콘막에만 먼저 에치백 공정을 수행하고, 상기 간격이 좁게 형성될 영역의 상기 소자 분리막의 높 이보다 높게 형성된 두께만큼만 제거되도록 하는 CMP 공정을 전영역에 수행함으로써, 상기 간격이 좁게 형성될 영역에 형성되는 플로팅 게이트 전극 패턴과 상기 간격이 넓게 형성될 영역에 형성되는 플로팅 게이트 전극 패턴간의 두께차를 감소시킬 수 있게 된다. According to the present invention, the etch back process is first performed only on the polysilicon film of the region where the gap is to be narrowly formed, and the CMP process is performed to remove only the thickness formed higher than the height of the device isolation layer of the region where the gap is to be formed. By performing in the region, it is possible to reduce the thickness difference between the floating gate electrode pattern formed in the region where the gap is to be formed and the floating gate electrode pattern formed in the region where the gap is to be formed.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 간격이 좁게 형성될 영역의 폴리 실리콘막에만 먼저 에치백 공정을 수행하고, 상기 간격이 좁게 형성될 영역의 상기 소자 분리막의 높이보다 높게 형성된 두께만큼만 제거되도록 하는 CMP 공정을 전영역에 수행함으로써, 상기 간격이 좁게 형성될 영역에 형성되는 플로팅 게이트 전극 패턴과 상기 간격이 넓게 형성될 영역에 형성되는 플로팅 게이트 전극 패턴간의 두께차를 감소시킬 수 있게 되는 효과가 있다. As described above, according to the present invention, the etch back process is first performed only on the polysilicon film of the region where the gap is to be narrowed, and only the thickness formed higher than the height of the device isolation layer of the region where the gap is to be formed is removed. By performing the CMP process to the entire region, it is possible to reduce the thickness difference between the floating gate electrode pattern formed in the region where the gap is to be formed and the floating gate electrode pattern formed in the region where the gap is to be formed. have.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.Although the present invention has been described in detail only with respect to specific embodiments, it is apparent to those skilled in the art that modifications or changes can be made within the scope of the technical idea of the present invention, and such modifications or changes belong to the claims of the present invention. something to do.
Claims (6)
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