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KR20060069189A - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

플라즈마 디스플레이 패널의 구동방법 Download PDF

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KR20060069189A
KR20060069189A KR1020040108305A KR20040108305A KR20060069189A KR 20060069189 A KR20060069189 A KR 20060069189A KR 1020040108305 A KR1020040108305 A KR 1020040108305A KR 20040108305 A KR20040108305 A KR 20040108305A KR 20060069189 A KR20060069189 A KR 20060069189A
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KR
South Korea
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sustain
period
pulse
sustain period
electrode
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KR1020040108305A
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이용한
민웅기
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엘지전자 주식회사
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Abstract

본 발명은 서스테인 기간에서 인가되는 서스테인 펄스를 개선하도록 하는 플라즈마 디스플레이 패널의 구동방법에 관한 것으로, 에너지 효율을 향상시킬 수 있을 뿐만 아니라 구동전압 마진을 확보할 수 있는 효과가 있다.
이러한 본 발명은 리셋 기간, 어드레스 기간 및 서스테인 기간에 어드레스 전극, 스캔 전극 및 서스테인 전극에 소정의 펄스가 인가되는 복수의 서브필드의 조합에 의하여 화상을 구현하는 플라즈마 디스플레이 패널의 구동 방법에 있어서, 복수의 서브필드 중 적어도 어느 하나의 서스테인 기간을 제 1 서스테인 기간과 전술한 제 1 서스테인 기간 이후의 제 2 서스테인 기간을 나누고, 제 2 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T2_r)은 제 1 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T1_r)과 서로 다른 것을 특징으로 한다.
플라즈마 디스플레이 패널, 구동 방법, 서스테인 기간, 서스테인 펄스, 전압상승시간, 구동 마진

Description

플라즈마 디스플레이 패널의 구동방법{Driving Method of Plasma Display Panel}
도 1은 일반적인 플라즈마 디스플레이 패널의 구조를 나타낸 도.
도 2는 종래 플라즈마 디스플레이 패널의 화상 계조를 구현하는 방법을 나타낸 도.
도 3은 종래 플라즈마 디스플레이 패널의 구동 방법에 따른 구동파형을 나타낸 도.
도 4는 도 3의 구동파형에서 서스테인 기간에 인가되는 서스테인 파형을 좀 더 상세히 설명하기 위한 도.
도 5는 일반적인 에너지 회수회로의 구성을 나타낸 도.
도 6은 일반적인 서스테인 펄스 전압의 상승 시간에 따른 에너지 효율 및 구동 마진의 관계를 설명하기 위한 도.
도 7은 본 발명의 플라즈마 디스플레이 패널의 구동방법의 제 1 실시예를 설명하기 위한 도.
도 8은 도 7의 구동파형에서 제 1 서스테인 기간의 서스테인 펄스와 제 2 서스테인 기간의 서스테인 펄스의 전압상승시간을 비교하기 위한 도.
도 9는 본 발명의 플라즈마 디스플레이 패널의 구동방법의 제 2 실시예를 설 명하기 위한 도.
도 10은 본 발명의 플라즈마 디스플레이 패널의 구동방법에 따른 제 3 실시예를 설명하기 위한 도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 전면 기판 101 : 전면 글라스
102 : 스캔 전극 103 : 서스테인 전극
104 : 상부 유전체층 105 : 보호층
110 : 후면 기판 111 : 후면 글라스
112 : 격벽 113 : 어드레스 전극
114 : 형광체층 115 : 하부 유전체층
a : 투명 전극 b : 버스 전극
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 보다 상세하게는 서스테인 기간에서 인가되는 서스테인 펄스를 개선하여 구동효율을 높이는 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
일반적으로 플라즈마 디스플레이 패널은 전면기판과 후면기판 사이에 형성된 격벽이 하나의 단위 셀을 이루는 것으로, 각 셀 내에는 네온(Ne), 헬륨(He) 또는 네온 및 헬륨의 혼합기체(Ne+He)와 같은 주 방전 기체와 소량의 크세논을 함유하는 불활성 가스가 충진되어 있다. 고주파 전압에 의해 방전이 될 때, 불활성 가스는 진공자외선(Vacuum Ultraviolet rays)을 발생하고 격벽 사이에 형성된 형광체를 발광시켜 화상이 구현된다. 이와 같은 플라즈마 디스플레이 패널은 얇고 가벼운 구성이 가능하므로 차세대 표시장치로서 각광받고 있다.
도 1은 일반적인 플라즈마 디스플레이 패널의 구조를 나타낸 도이다.
도 1에 도시된 바와 같이, 플라즈마 디스플레이 패널은 화상이 디스플레이 되는 표시면인 전면 글라스(101)에 스캔 전극(102)과 서스테인 전극(103)이 쌍을 이뤄 형성된 복수의 유지전극쌍이 배열된 전면기판(100) 및 배면을 이루는 후면 글라스(111) 상에 전술한 복수의 유지전극쌍과 교차되도록 복수의 어드레스 전극(113)이 배열된 후면기판(110)이 일정거리를 사이에 두고 평행하게 결합된다.
전면기판(100)은 하나의 방전셀에서 상호 방전시키고 셀의 발광을 유지하기 위한 스캔 전극(102) 및 서스테인 전극(103), 즉 투명한 ITO 물질로 형성된 투명 전극(a)과 금속재질로 제작된 버스 전극(b)으로 구비된 스캔 전극(102) 및 서스테인 전극(103)이 쌍을 이뤄 포함된다. 스캔 전극(102) 및 서스테인 전극(103)은 방전 전류를 제한하며 전극 쌍 간을 절연시켜주는 하나 이상의 유전체층(104)에 의해 덮혀지고, 상부 유전체층(104) 상면에는 방전 조건을 용이하게 하기 위하여 산화마그네슘(MgO)을 증착한 보호층(105)이 형성된다.
후면기판(110)은 복수개의 방전 공간 즉, 방전셀을 형성시키기 위한 스트라이프 타입(또는 웰 타입)의 격벽(112)이 평행을 유지하여 배열된다. 또한, 어드레스 방전을 수행하여 진공자외선을 발생시키는 다수의 어드레스 전극(113)이 격벽 (112)에 대해 평행하게 배치된다. 후면기판(110)의 상측면에는 어드레스 방전시 화상표시를 위한 가시광선을 방출하는 R, G, B 형광체(114)가 도포된다. 어드레스 전극(113)과 형광체(114) 사이에는 어드레스 전극(113)을 보호하기 위한 하부 유전체층(115)이 형성된다.
이와 같은 플라즈마 디스플레이 패널에서 화상 계조를 구현하는 방법은 다음 도 2와 같다.
도 2는 종래 플라즈마 디스플레이 패널의 화상 계조를 구현하는 방법을 나타낸 도이다.
도 2에 도시된 바와 같이, 종래 플라즈마 디스플레이 패널의 화상 계조(Gray Level) 표현 방법은 한 프레임을 발광횟수가 다른 여러 서브필드로 나누고, 각 서브필드는 다시 모든 셀들을 초기화시키기 위한 리셋 기간(RPD), 방전될 셀을 선택하기 위한 어드레스 기간(APD) 및 방전횟수에 따라 계조를 구현하는 서스테인 기간(SPD)으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임기간(16.67ms)은 도 2와 같이 8개의 서브필드들(SF1 내지 SF8)로 나누어지고, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어지게 된다.
각 서브필드의 리셋 기간 및 어드레스 기간은 각 서브필드마다 동일하다. 방전될 셀을 선택하기 위한 어드레스방전은 어드레스 전극과 스캔 전극인 투명전극 사이의 전압차에 의해 일어난다. 서스테인 기간은 각 서브필드에서 2n(단, n = 0, 1, 2, 3, 4, 5, 6, 7)의 비율로 증가된다. 이와 같이 각 서브필드에서 서스테인 기간이 달라지게 되므로 각 서브필드의 서스테인 기간 즉, 서스테인 방전 횟수를 조절하여 화상의 계조를 표현하게 된다. 이러한 플라즈마 디스플레이 패널의 구동 방법에 따른 구동파형을 살펴보면 다음 도 3과 같다.
도 3은 종래 플라즈마 디스플레이 패널의 구동 방법에 따른 구동파형을 나타낸 도면이다.
도 3에 도시된 바와 같이, 플라즈마 디스플레이 패널은 모든 셀들을 초기화시키기 위한 리셋 기간, 방전할 셀을 선택하기 위한 어드레스 기간, 선택된 셀의 방전을 유지시키기 위한 서스테인 기간 및 방전된 셀 내의 벽전하를 소거하기 위한 소거 기간으로 나뉘어 구동된다.
리셋 기간에 있어서, 셋업 기간에는 모든 스캔 전극들에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형에 의해 전화면의 방전셀들 내에는 약한 암방전(Dark Discharge)이 일어난다. 이 셋업 방전에 의해 어드레스 전극과 서스테인 전극 상에는 정극성 벽전하가 쌓이게 되며, 스캔 전극 상에는 부극성의 벽전하가 쌓이게 된다.
셋다운 기간에는 상승 램프파형이 공급된 후, 상승 램프파형의 피크전압보다 낮은 정극성 전압에서 떨어지기 시작하여 그라운드(GND)레벨 전압 이하의 특정 전압레벨까지 떨어지는 하강 램프파형(Ramp-down)이 셀들 내에 미약한 소거방전을 일으킴으로써 스캔 전극에 과도하게 형성된 벽 전하를 충분히 소거시키게 된다. 이 셋다운 방전에 의해 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 셀 들 내에 균일하게 잔류된다.
어드레스 기간에는 부극성 스캔 펄스가 스캔 전극들에 순차적으로 인가됨과 동시에 스캔 펄스에 동기되어 어드레스 전극에 정극성의 데이터 펄스가 인가된다. 이 스캔 펄스와 데이터 펄스의 전압 차와 리셋 기간에 생성된 벽 전압이 더해지면서 데이터 펄스가 인가되는 방전셀 내에는 어드레스 방전이 발생된다. 어드레스 방전에 의해 선택된 셀들 내에는 서스테인 전압(Vs)이 인가될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 형성된다. 서스테인 전극에는 셋다운 기간과 어드레스 기간 동안에 스캔 전극과의 전압차를 줄여 스캔 전극과의 오방전이 일어나지 않도록 정극성 전압(Vz)이 공급된다.
서스테인 기간에는 스캔 전극과 서스테인 전극들에 교번적으로 서스테인 펄스(Sus)가 인가된다. 어드레스 방전에 의해 선택된 셀은 셀 내의 벽 전압과 서스테인 펄스가 더해지면서 매 서스테인 펄스가 인가될 때 마다 스캔 전극과 서스테인 전극 사이에 서스테인 방전 즉, 표시방전이 일어나게 된다.
서스테인 방전이 완료된 후, 소거 기간에서는 펄스폭과 전압레벨이 작은 소거 램프파형(Ramp-ers)의 전압이 서스테인 전극에 공급되어 전화면의 셀들 내에 잔류하는 벽 전하를 소거시키게 된다.
이러한 구동파형에서 서스테인 기간에 인가되는 서스테인 펄스를 좀 더 상세히 살펴보면 다음 도 4와 같다.
도 4는 도 3의 구동파형에서 서스테인 기간에 인가되는 서스테인 펄스를 좀 더 상세히 설명하기 위한 도면이다.
도 4에 도시된 바와 같이, 종래 서스테인 펄스는 먼저, 예컨대 제 1 구간에서 서스테인 전극(Z)에 그라운드 레벨(GND)의 전압이 인가되는 상태에서 스캔 전극(Y)에 서스테인 전압(Vs)이 인가되면, 스캔 전극(Y)에 의한 방전이 발생된다.
제 2 구간에서 스캔 전극(Y)에 그라운드 레벨(GND)의 전압이 인가되는 상태에서 서스테인 전극(Z)에 서스테인 전압(Vs)이 인가되면, 서스테인 전극(Z)에 의한 방전이 발생된다. 여기서 제 1 구간 및 제 2 구간에서의 서스테인 펄스의 기울기, 즉 서스테인 펄스의 상승기간과 하강기간은 서스테인 기간 내에서 각각 동일하게 유지된다.
이러한 서스테인 펄스에 의해 발생되는 서스테인 방전은 에너지 회수회로에 의해 제어되는데, 이러한 에너지 회수회로의 구성을 살펴보면 다음 도 5와 같다.
도 5는 일반적인 에너지 회수회로의 구성을 나타낸 도면이다.
도 5에 도시된 바와 같이, 일반적인 에너지 회수회로는 크게 4가지 상태(State)로 동작한다.
먼저, 제 1 상태(state 1)에서는 제 1 스위치(Q1)가 턴온되고 제 2 내지는 제 4 스위치(Q2, Q3, Q4)는 턴오프된다. 이에 따라 캐패시터(Css)에 저장되어 있던 에너지가 패널(Cp)에 공급되면서 Vp가 상승한다. 제 1 상태에서는 도 3에 도시된 바와 같이 인덕터(inductor)(L)에 흐르는 전류가 캐패시터(Css)에서 패널(Cp)쪽으로 에너지가 공급되고 있으므로 +IL이 된다.
제 2 상태(state 2)에서는 제 1 스위치(Q1)와 제 2 스위치(Q2)가 턴온되고 제 3 스위치(Q3)와 제 4 스위치(Q4)는 오프된다. 이에 따라 Vp는 서스테인 전압 (Vs)이 된다. 제 1 상태(state 1)가 끝나는 순간, 즉, t1에서 LC 공진에 의하여 Vp가 최대값(Vs)이 되는 순간에 패널(Cp)에 서스테인 전압(Vs)이 인가된다. 여기서 서스테인 전압(Vs)는 방전셀의 방전을 유지하기 위한 전압을 의미하는 것이다.
이 후, 제 3 상태(state 3)에서는 제 3 스위치(Q3)가 턴온되고, 제 1 스위치, 제 2 스위치 및 제 4 스위치(Q1, Q2, Q4)는 턴오프된다. 이에 따라 패널(Cp)에 저장되어 있던 에너지가 캐패시터(Css)로 방전되면서 에너지가 회수되고 Vp는 강하한다. 제 3상태에서는 패널(Cp)에서 캐패시터(Css)로 전류가 흐르므로 인덕터(L)에 흐르는 전류는 -IL이 된다.
마지막으로 제 4 상태(state 4)에서는 제 3 스위치(Q3)와 제 4 스위치(Q4)가 온되고 제 1 스위치 및 제 2 스위치(Q1, Q2)는 턴오프된다. 이에 따라 Vp는 그라운드 레벨이 된다. 제 3 상태(state 3)가 끝나는 순간, 즉, t2에서 Vp는 그라운드 레벨(ground level)로 유지된다.
이와 같이 동작되는 일반적인 플라즈마 디스플레이 패널의 에너지 회수 회로는 패널(P)과 인덕터(L) 사이의 공진을 이용하여 에너지 효율을 향상시킨다.
도 6은 일반적인 서스테인 펄스 전압의 상승 시간에 따른 에너지 효율 및 구동 마진의 관계를 설명하기 위한 것이다.
도 6에 도시된 바와 같이, 서스테인 펄스 전압의 상승 시간(T_r)(이하, 전압상승시간)이란 스캔 전극 또는 서스테인 전극의 전위가 서스테인 전압(Vs)의 10%에서 80%까지 상승하는데 걸리는 시간을 의미한다.
이러한 전압상승시간(T_r)의 크기에 따라 에너지 효율 및 구동 마진이 달라 진다. 즉, 전압상승시간(T_r)이 커지면 전술한 도 5의 LC공진에 의하여 에너지가 패널로부터 충분하게 회수되거나 공급될 수 있기 때문에 동일 휘도에 대하여 소비전력이 감소하므로 에너지 효율이 좋아진다.
반면에 전압상승시간(T_r)이 커지면 서스테인 방전 이후 셀들에서의 벽전하 분포 편차가 커져서 구동전압의 마진이 감소하는 문제점이 있다. 즉, 플라즈마 디스플레이 패널을 구성하는 각각의 셀들은 제조공정 상에서 발생하는 오차(예를 들어 각 셀 영역에서의 유전체의 두께 차이)로 인하여 구동 전압이 달라진다.
소정 영역에 있는 셀들의 구동 전압이 200V~220V이고 다른 영역에 있는 셀들의 구동 전압이 200V~210V이면, 전체 플라즈마 표시 패널의 셀들에 대한 구동 전압은 그 교집합인 200V~210V이여야 하므로 구동 마진이 줄어드는 것이다.
본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로, 에너지 효율의 저하 없이 구동 마진을 확보할 수 있는 플라즈마 표시 패널의 구동방법을 제공하기 위한 것이다.
이러한 목적을 이루기 위한 본 발명은 리셋 기간, 어드레스 기간 및 서스테인 기간에 어드레스 전극, 스캔 전극 및 서스테인 전극에 소정의 펄스가 인가되는 복수의 서브필드의 조합에 의하여 화상을 구현하는 플라즈마 디스플레이 패널의 구동 방법에 있어서, 복수의 서브필드 중 적어도 어느 하나의 서스테인 기간을 제 1 서스테인 기간과 전술한 제 1 서스테인 기간 이후의 제 2 서스테인 기간을 나누고, 제 2 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T2_r)은 제 1 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T1_r)과 서로 다른 것을 특징으로 한다.
여기서, 제 2 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T2_r)은 제 1 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T1_r) 보다 더 작은 것을 특징으로 한다.
또한, 제 2 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T2_r)은 제 2 서스테인 기간에 인가되는 서스테인 펄스들의 전압상승시간의 평균이고, 제 1 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T1_r)은 제 1 서스테인 기간에 인가되는 서스테인 펄스들의 전압상승시간의 평균인 것을 특징으로 한다.
또한, 제 2 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T2_r)은 제 1 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T1_r)보다 0.8배 이하인 것을 특징으로 한다.
또한, 제 2 서스테인 기간에서는 서스테인 펄스 중 마지막 서스테인 펄스가 스캔 전극 또는 서스테인 전극 중 어느 하나에 인가되는 것을 특징으로 한다.
또한, 제 2 서스테인 기간에서 서스테인 펄스 중 마지막 서스테인 펄스가 스캔 전극 또는 서스테인 전극 중 어느 하나에 인가되는 서브필드는 서스테인 펄스의 개수가 10개 이상인 것을 특징으로 한다.
또한, 제 2 서스테인 기간에서는 서스테인 펄스 중 한 쌍의 마지막 서스테인 펄스가 스캔 전극 또는 서스테인 전극에 인가되는 것을 특징으로 한다.
또한, 2 서스테인 기간에서 서스테인 펄스 중 한 쌍의 마지막 서스테인 펄스가 스캔 전극 또는 서스테인 전극에 인가되는 서브필드는 서스테인 펄스 쌍의 개수가 10개 이상인 것을 특징으로 한다.
또한, 제 2 서스테인 기간에 인가되는 서스테인 펄스의 개수는 서스테인 기간의 총 서스테인 펄스 개수에 따라 조절되는 것을 특징으로 한다.
또한, 제 2 서스테인 기간에 인가되는 서스테인 펄스의 개수는 서스테인 기간의 총 서스테인 펄스 개수가 증가함에 따라 증가하는 것을 특징으로 한다.
이하 첨부된 도면의 참조하여 본 발명의 플라즈마 디스플레이 패널의 구동방법에 따른 실시예를 상세히 설명한다.
<제 1 실시예>
도 7은 본 발명의 플라즈마 디스플레이 패널의 구동방법의 제 1 실시예를 설명하기 위한 도면이다.
도 7에 도시되 바와 같이, 본 발명의 플라즈마 디스플레이 패널의 구동방법의 제 1 실시예는 리셋 기간, 어드레스 기간 및 서스테인 기간에 어드레스 전극(X), 스캔 전극(Y) 및 서스테인 전극(Z)에 소정의 펄스가 인가되는 복수의 서브필드의 조합에 의하여 화상을 구현하는 플라즈마 디스플레이 패널의 구동방법에서, 복수의 서브필드 중 적어도 어느 하나의 서브필드의 서스테인 기간을 제 1 서스테인 기간과 상기 제 1 서스테인 기간 이후의 제 2 서스테인 기간을 나눈다고 가정하 면, 전술한 제 2 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T2_r)은 제 1 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T1_r)과 서로 다르다. 이러한 제 1 실시예에 따른 구동파형을 도 8을 결부하여 살펴보면 다음과 같다.
도 8을 살펴보면, 본 발명의 구동파형에서 전술한 제 2 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T2_r)은 제 1 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T1_r) 보다 더 작다.
여기서, 도 7에 나타난 바와 같이 제 2 서스테인 기간에서는 서스테인 펄스 중 마지막 서스테인 펄스가 스캔 전극(Y) 또는 서스테인 전극(Z) 중 어느 하나에 인가된다. 다르게 표현하면, 전술한 제 2 서스테인 기간의 서스테인 펄스는 스캔 전극(Y) 또는 서스테인 전극(Z) 중 어느 하나에 인가되는 마지막 서스테인 펄스이다. 즉 전술한 T2_r의 전압상승시간을 갖는 서스테인 펄스는 스캔 전극(Y) 또는 상기 서스테인 전극(Z) 중 어느 하나에 인가되는 마지막 서스테인 펄스이다.
여기서, 전술한 제 2 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T2_r)은 제 2 서스테인 기간에 인가되는 서스테인 펄스들의 전압상승시간의 평균이고, 또한 제 1 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T1_r)은 제 1 서스테인 기간에 인가되는 서스테인 펄스들의 전압상승시간의 평균이다.
이렇게, T2_r의 전압상승시간을 갖는 서스테인 펄스가 할당되는 서브필드, 즉 전술한 복수의 서브필드 중에서 서스테인 기간을 제 1 서스테인 기간과 상기 제 1 서스테인 기간 이후의 제 2 서스테인 기간으로 나누는 서브필드는 서스테인 펄스 의 개수가 10개 이상인 서브필드인 것이 바람직하다. 다르게 표현하면, 제 2 서스테인 기간에서 서스테인 펄스 중 마지막 서스테인 펄스가 스캔 전극(Y) 또는 서스테인 전극(Z) 중 어느 하나에 인가되는 서브필드는 서스테인 펄스의 개수가 10개 이상인 서브필드이다. 이와 같이, T2_r의 전압상승시간을 갖는 서스테인 펄스가 할당되는 서브필드를 최소한 서스테인 펄스를 10개 이상 갖는 서브필드로 한정한 이유는 서스테인 펄스 개수가 적은 서브필드는 다른 서브필드에 비해 상대적으로 적은 양의 광을 발생시키기 때문에 하나의 서스테인 펄스의 작은 변화로도 그 변화율이 높아져 방전의 안정성을 감소시킬 수 있는 가능성이 있기 때문이다. 예를 들어 100개의 서스테인 펄스를 갖는 서브필드에서 단 하나의 서스테인 펄스를 다르게 하더라도 전체 서브필드 대비 하나의 서스테인 펄스의 변화율은 1/100로서 미미하다. 이에 반해 5개의 서스테인 펄스 개수를 갖는 서브필드에서 단 하나의 서스테인 펄스를 다르게 한다면 전체 서브필드 대비 하나의 서스테인 펄스의 변화율은 1/5로서 상대적으로 그 변화율이 크다.
또한, 제 2 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T2_r)은 제 1 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T1_r)보다 0.8배 이하인 것이 바람직하다. 이와 같이, 제 2 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T2_r)을 제 1 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T1_r)보다 0.8배 이하로 설정하는 이유는 서스테인 마진과 서스테인 방전의 효율 두 가지를 모두 안정적으로 확보하기 위해서이다. 이러한 T2_r이 T1_r의 0.8배 초과 1배 이하가 되면, T2_r의 전압상승시간을 갖는 서스테인 펄스에 의한 효율이 감소하기 때문이다.
이상에서 설명한 바와 같이, 제 1 서스테인 기간에서 상대적으로 큰 전압상승시간(T1_r)을 갖는 서스테인 펄스가 먼저 인가된 후, 제 2 서스테인 기간에서 상대적으로 작은 전압상승시간(T1_r)을 갖는 서스테인 펄스가 인가됨으로써, 상대적으로 큰 전압상승시간(T1_r)을 갖는 서스테인 펄스로 인하여 에너지 효율이 향상된다.
또한, 상대적으로 작은 전압상승시간(T2_r)을 갖는 서스테인 펄스가 서스테인 기간의 마지막에 인가되어 강방전이 일어나면서 각 셀의 벽전하 분포에 대한 편차가 작아지기 때문에 구동전압의 마진이 증가한다.
여기 제 1 실시예에서는 제 2 서스테인 기간 포함되는 서스테인 펄스는 스캔 전극(Y) 또는 상기 서스테인 전극(Z) 중 어느 하나에 인가되는 마지막 서스테인 펄스인 것으로 도시하고 설명하였다. 그러나 이러한 T2_r의 전압상승시간을 갖는 서스테인 펄스는 스캔 전극(Y) 또는 상기 서스테인 전극(Z) 중 어느 하나에 인가되는 마지막 서스테인 펄스에 한정되는 것은 아니고, T2_r의 전압상승시간을 갖는 서스테인 펄스는 마지막 서스테인 펄스 쌍일 수 있다. 이러한 구동파형을 살펴보면 다음 제 2 실시예와 같다.
<제 2 실시예>
도 9는 본 발명의 플라즈마 디스플레이 패널의 구동방법의 제 2 실시예를 설명하기 위한 도면이다.
도 9에 도시된 바와 같이, 본 발명의 구동방법의 제 2 실시예는 리셋 기간, 어드레스 기간 및 서스테인 기간에 어드레스 전극(X), 스캔 전극(Y) 및 서스테인 전극(Z)에 소정의 펄스가 인가되는 복수의 서브필드의 조합에 의하여 화상을 구현하는 플라즈마 디스플레이 패널의 구동방법에서, 복수의 서브필드 중 적어도 어느 하나의 서브필드의 서스테인 기간을 제 1 서스테인 기간과 상기 제 1 서스테인 기간 이후의 제 2 서스테인 기간을 나눈다고 가정하면, 전술한 제 2 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T2_r)은 제 1 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T1_r)과 서로 다르다. 여기서, 도 9에 같이 본 발명의 제 2 실시예의 제 2 서스테인 기간의 서스테인 펄스는 스캔 전극 또는 서스테인 전극에 인가되는 마지막 서스테인 펄스 쌍이다. 다르게 표현하면, 제 2 서스테인 기간에서는 서스테인 펄스 중 한 쌍의 마지막 서스테인 펄스가 스캔 전극(Y) 또는 서스테인 전극(Z)에 인가된다.
이러한 제 2 서스테인 기간에 인가되는 서스테인 펄스 쌍의 전압상승시간(T2_r)은 제 1 서스테인 기간에 인가되는 서스테인 펄스 쌍들의 전압상승시간(T1_r) 보다 더 작다.
여기서, 제 1 실시예에서와 같이 전술한 제 2 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T2_r)은 제 2 서스테인 기간에 인가되는 서스테인 펄스, 즉 서스테인 펄스 쌍들의 전압상승시간의 평균이고, 또한 제 1 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T1_r)은 제 1 서스테인 기간에 인가되는 서스테인 펄스, 즉 서스테인 펄스 쌍들의 전압상승시간의 평균이다.
이렇게, T2_r의 전압상승시간을 갖는 서스테인 펄스가 할당되는 서브필드, 즉 전술한 복수의 서브필드 중에서 서스테인 기간을 제 1 서스테인 기간과 상기 제 1 서스테인 기간 이후의 제 2 서스테인 기간으로 나누는 서브필드는 서스테인 펄스쌍의 개수가 10개 이상인 서브필드인 것이 바람직하다. 다르게 표현하면 제 2 서스테인 기간에서 서스테인 펄스 중 한 쌍의 마지막 서스테인 펄스가 스캔 전극(Y) 또는 서스테인 전극(Z)에 인가되는 서브필드는 서스테인 펄스 쌍의 개수가 10개 이상인 서브필드이다. 이와 같이, T2_r의 전압상승시간을 갖는 서스테인 펄스가 할당되는 서브필드를 최소한 서스테인 펄스 쌍을 10개 이상 갖는 서브필드로 한정한 이유는 전술한 제 1 실시예에서와 동일하므로 중복되는 설명은 생략한다.
또한, 여기 제 2 실시예에서는 제 1 실시예에서와 같이, 제 2 서스테인 기간에 인가되는 서스테인 펄스, 즉 서스테인 펄스 쌍들의 전압상승시간(T2_r)은 제 1 서스테인 기간에 인가되는 서스테인 펄스, 서스테인 펄스 쌍의 전압상승시간(T1_r)보다 0.8배 이하인 것이 바람직하다.
이에 따라, 제 1 서스테인 기간에서 상대적으로 큰 전압상승시간(T1_r)을 갖는 서스테인 펄스 쌍이 먼저 인가된 후, 제 2 서스테인 기간에서 상대적으로 작은 전압상승시간(T1_r)을 갖는 서스테인 펄스 쌍이 인가됨으로써, 상대적으로 큰 전압상승시간(T1_r)을 갖는 서스테인 펄스 쌍으로 인하여 에너지 효율이 향상된다.
또한, 상대적으로 작은 전압상승시간(T2_r)을 갖는 서스테인 펄스 쌍이 서스테인 기간의 마지막에 인가되어 강방전이 일어나면서 각 셀의 벽전하 분포에 대한 편차가 작아지기 때문에 구동전압의 마진이 증가한다.
이상의 제 1 실시예와 제 2 실시예에서는 제 2 서스테인 기간에서 마지막 하나의 서스테인 펄스 또는 마지막 서스테인 펄스 쌍이 T2_r의 상대적으로 작은 전압상승시간을 갖는 것만을 도시하고 설명하였지만, 복수개의 서스테인 펄스 또는 서스테인 펄스 쌍이 T2_r의 상대적으로 작은 전압상승시간을 갖도록 설정할 수도 있다. 이러한 구동파형을 살펴보면 제 3 실시예와 같다.
<제 3 실시예>
도 10은 본 발명의 플라즈마 디스플레이 패널의 구동방법에 따른 제 3 실시예를 설명하기 위한 도면이다.
도 10에 도시된 바와 같이, 본 발명의 제 3 실시예에서는 복수의 서브필드 중 적어도 어느 하나의 서브필드의 서스테인 기간을 제 1 서스테인 기간과 상기 제 1 서스테인 기간 이후의 제 2 서스테인 기간을 나눈다고 가정하면, 전술한 제 2 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T2_r)은 제 1 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T1_r)과 서로 다르다. 여기서, 제 2 서스테인 기간에 인가되는 서스테인 펄스의 개수는 서스테인 기간의 총 서스테인 펄스 개수에 따라 조절된다. 즉, 서스테인 펄스의 개수에 따라 이러한 T2_r의 전압상승시간을 갖는 서스테인 펄스의 개수를 조절할 수 있다. 더욱 바람직하게는, 제 2 서스테인 기간에 인가되는 서스테인 펄스의 개수는 서스테인 기간의 총 서스테인 펄스 개수가 증가함에 따라 증가한다. 예컨대. 제 1 실시예 또는 제 2 실시예와는 달리 같이 본 발명의 제 3 실시예의 제 2 서스테인 기간의 서스테인 펄스는 마지막 서스테인 펄스로부터 적어도 3개 이상의 서스테인 펄스까지의 서스테인 펄스가 상기 스캔 전극 또는 상기 서스테인 전극으로 인가될 수 있다. 더욱 자세한 일례로는 예를 들어, 200개의 서스테인 펄스 개수를 갖는 서브필드에서는 마지막 서스테인 펄스로부터 10개까지의 서스테인 펄스의 전압상승시간(T2_r)을 다른 서스테인 펄스에 비해 작게 할 수 도 있다. 즉, 제 2 서스테인 기간에서 마지막 서스테인 펄스로부터 적어도 3개 이상의 서스테인 펄스는 T2_r의 전압상승시간을 갖는다.
이러한 제 2 서스테인 기간에 인가되는 서스테인 펄스 쌍의 전압상승시간(T2_r)은 제 1 서스테인 기간에 인가되는 서스테인 펄스 쌍들의 전압상승시간(T1_r) 보다 더 작다.
이러한 본 발명의 제 3 실시예에서와 같이 마지막 서스테인 펄스로부터 적어도 3개 이상의 서스테인 펄스의 전압상승시간(T2_r)을 다른 서스테인 펄스에 비해 작게 하는 구동파형은, 서스테인 펄스의 개수가 충분히 많은 서스테인 기간을 포함하는 서브필드에서 적용하는 것이 바람직하다.
이러한 본 발명의 제 3 실시예에 따른 구동파형은 실질적으로 전술한 제 1 실시예 또는 제 2 실시예와 동일하므로 중복되는 설명은 생략한다.
이러한 본 발명의 제 3 실시예는 서스테인 구간에서 제1 전압상승시간(T1_r)을 지닌 서스테인 펄스쌍이 먼저 인가된 후 제1 전압상승시간(T1_r)보다 작은 제2 전압상승시간(T2_r)을 지닌 서스테인 펄스쌍을 인가할 경우, 상대적으로 큰 제1 전압상승시간(T1_r)을 지닌 서스테인 펄스쌍으로 인하여 에너지 효율이 향상된다.
또한, 상대적으로 작은 제2 전압상승시간(T2_r)을 지닌 서스테인 펄스쌍이 서스테인 구간의 마지막에 인가되어 강방전이 일어나면서 각 셀의 벽전하 분포에 대한 편차가 작아지기 때문에 구동전압의 마진이 증가한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서와 같이 본 발명은 서스테인 기간에서 상대적으로 작은 전압상승시간을 지닌 서스테인 펄스를 인가함으로써 에너지 효율을 향상시킬 수 있을 뿐만 아니라 구동전압 마진을 확보할 수 있다.

Claims (10)

  1. 리셋 기간, 어드레스 기간 및 서스테인 기간에 어드레스 전극, 스캔 전극 및 서스테인 전극에 소정의 펄스가 인가되는 복수의 서브필드의 조합에 의하여 화상을 구현하는 플라즈마 디스플레이 패널의 구동 방법에 있어서,
    상기 복수의 서브필드 중 적어도 어느 하나의 상기 서스테인 기간을 제 1 서스테인 기간과 상기 제 1 서스테인 기간 이후의 제 2 서스테인 기간을 나누고,
    상기 제 2 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T2_r)은 상기 제 1 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T1_r)과 서로 다른 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1 항에 있어서,
    상기 제 2 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T2_r)은 상기 제 1 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T1_r) 보다 더 작은 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 2 항에 있어서,
    상기 제 2 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T2_r)은 상기 제 2 서스테인 기간에 인가되는 서스테인 펄스들의 전압상승시간의 평균이고,
    상기 제 1 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T1_r)은 상기 제 1 서스테인 기간에 인가되는 서스테인 펄스들의 전압상승시간의 평균인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제 3 항에 있어서,
    상기 제 2 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T2_r)은 상기 제 1 서스테인 기간에 인가되는 서스테인 펄스의 전압상승시간(T1_r)보다 0.8배 이하인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,
    상기 제 2 서스테인 기간에서는 상기 서스테인 펄스 중 마지막 서스테인 펄스가 상기 스캔 전극 또는 상기 서스테인 전극 중 어느 하나에 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 제 5 항에 있어서,
    상기 제 2 서스테인 기간에서 상기 서스테인 펄스 중 마지막 서스테인 펄스가 상기 스캔 전극 또는 상기 서스테인 전극 중 어느 하나에 인가되는 서브필드는 서스테인 펄스의 개수가 10개 이상인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  7. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,
    상기 제 2 서스테인 기간에서는 상기 서스테인 펄스 중 한 쌍의 마지막 상기 서스테인 펄스가 상기 스캔 전극 또는 상기 서스테인 전극에 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  8. 제 7 항에 있어서,
    상기 제 2 서스테인 기간에서 상기 서스테인 펄스 중 한 쌍의 마지막 상기 서스테인 펄스가 상기 스캔 전극 또는 상기 서스테인 전극에 인가되는 서브필드는 서스테인 펄스 쌍의 개수가 10개 이상인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  9. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,
    상기 제 2 서스테인 기간에 인가되는 서스테인 펄스의 개수는 서스테인 기간의 총 서스테인 펄스 개수에 따라 조절되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  10. 제 9 항에 있어서,
    상기 제 2 서스테인 기간에 인가되는 서스테인 펄스의 개수는 서스테인 기간의 총 서스테인 펄스 개수가 증가함에 따라 증가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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