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KR20060060843A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

박막 트랜지스터 표시판 및 그 제조 방법 Download PDF

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Publication number
KR20060060843A
KR20060060843A KR1020040099622A KR20040099622A KR20060060843A KR 20060060843 A KR20060060843 A KR 20060060843A KR 1020040099622 A KR1020040099622 A KR 1020040099622A KR 20040099622 A KR20040099622 A KR 20040099622A KR 20060060843 A KR20060060843 A KR 20060060843A
Authority
KR
South Korea
Prior art keywords
electrode
channel
pixel
liquid crystal
thin film
Prior art date
Application number
KR1020040099622A
Other languages
English (en)
Inventor
도희욱
최낙초
손지원
창학선
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040099622A priority Critical patent/KR20060060843A/ko
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Abstract

본 발명은 개구율을 저하시키지 않으면서 측면 시인성을 향상할 수 있는 구조를 가지는 박막 트랜지스터 표시판 및 액정 표시 장치에 대한 것으로, 본 발명에서는 박막 트랜지스터의 채널의 폭 또는 채널의 길이가 다르게 형성된 박막 트랜지스터를 이용하여 이에 연결된 2 이상의 화소 전극에 각각 다른 전압을 인가한다.
이로 인하여 표시 장치의 측면 시인성을 향상시키며, 개구율이 저하되는 것도 막는다.
절개부, 박막 트랜지스터, 화소 전극, 표시 장치

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 2는 본 발명의 한 실시예에 따른 액정 표시 장치용 공통 전극 표시판의 배치도이고,
도 3은 도 1 및 도 2의 표시판을 포함하는 본 발명의 한 실시예에 따른 액정 표시 장치의 배치도이고,
도 4는 도 3의 액정 표시 장치를 IV-IV'선을 따라 잘라 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 6은 본 발명의 또 다른 실시예에 따른 액정 표시 장치용 공통 전극 표시판의 배치도이고,
도 7은 도 5 및 도 6의 표시판을 포함하는 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 배치도이고,
도 8은 도 7의 액정 표시 장치를 VIII-VIII'선을 따라 잘라 도시한 단면도이다.
도 9는 도 7의 액정 표시 장치를 간략하게 도시한 회로도이다.
도 10은 본 발명의 한 실시예에 따른 박막 트랜지스터의 구조를 도시한 도면이다.
도 11은 전압비에 따른 채널의 폭간의 관계를 도시한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 배향막 12, 22: 편광판
81, 82: 접촉 보조 부재
71, 72a, 72b: 공통 전극 절개부 91, 92a, 92b: 화소 전극 절개부
100: 박막 트랜지스터 표시판 200: 공통 전극 표시판
110, 210: 절연 기판 121: 게이트선
124: 게이트 전극 131: 제1 유지 전극선
132: 제2 유지 전극선 140: 게이트 절연막
154: 반도체 163, 165a, 165b: 저항성 접촉 부재
171, 179: 데이터선 173: 소스 전극
175a: 제1 드레인 전극 175b: 제2 드레인 전극
180: 보호막 181: 게이트 패드 접촉 구멍
182: 데이터 패드 접촉 구멍 185a: 제1 접촉 구멍
185b: 제2 접촉 구멍 190a, 190b: 화소 전극
220: 차광 부재 230: 색필터
250: 덮개막 270: 공통 전극
3: 액정층
본 발명은 박막 트랜지스터 표시판 및 액정 표시 장치에 대한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전계 생성 전극에 전압을 인가하여 액정층에 전계를 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
그 중에서도 전계가 인가되지 않은 상태에서 액정 분자의 장축을 상하 표시판에 대하여 수직을 이루도록 배열한 수직 배향 모드 액정 표시 장치는 대비비가 크고 광시야각 구현이 용이하여 각광받고 있다.
수직 배향 모드 액정 표시 장치에서 광시야각을 구현하기 위하여 전계 생성 전극에 패턴을 형성하여 액정이 회전하는 방향을 제어하여 측면에서도 화면을 볼 수 있도록 한다. 여기서 전극에 패턴을 형성하는 방법으로 주로 절개부 또는 돌기를 이용한다.
그러나 이러한 수직 배향 모드의 액정 표시 장치에서도 측면의 시인성에서 단점이 발견되어 이를 보안하기 위한 방법들이 제시되었다. 즉, 화소에 형성되는 화소 전극에 절개부를 형성하여 화소 전극을 2 이상의 부화소 전극으로 분할하고 각각의 부화소 전극간에 결합 전극을 사용하여 서로 용량성 결합을 형성한다. 이로 인하여 각각의 부화소 전극에는 서로 다른 전압이 인가되며 측면 시인성이 개선된다.
그러나 별도의 결합 전극을 형성하기 때문에 개구율이 감소하는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 새로운 방식으로 개구율을 저하시키지 않고 측면 시인성이 향상되는 박막 트랜지스터 표시판 및 액정 표시 장치를 제공하는 것이다.
이러한 과제를 해결하기 위하여 본 발명에서는 박막 트랜지스터의 채널의 폭 또는 채널의 길이가 다르게 형성된 박막 트랜지스터를 이용하여 이에 연결된 2 이상의 화소 전극에 각각 다른 전압을 인가하기 위하는 박막 트랜지스터 표시판 및 액정 표시 장치에 대한 발명이다.
구체적으로는, 절연 기판, 상기 절연 기판 위에 제1 방향으로 형성되어 있으며, 게이트 전극을 포함하는 게이트선, 상기 절연 기판 위에 제2 방향으로 형성되어 있으며, 상기 게이트선과 절연되어 교차하고 있고 소스 전극을 포함하는 데이터선, 상기 소스 전극에 대향하여 형성되어 있는 제1 및 제2 드레인 전극, 상기 제1 드레인 전극과 연결되어 있는 제1 화소 전극, 상기 제2 드레인 전극과 연결되어 있는 제2 화소 전극, 상기 게이트 전극, 상기 소스 전극, 상기 제1 및 제2 드레인 전 극과 연결되어 있으며, 상기 소스 전극과 상기 제1 드레인 전극 사이에 형성되는 제1 채널과 상기 소스 전극과 상기 제2 드레인 전극 사이에 형성되는 제2 채널을 포함하는 박막 트랜지스터를 포함하며, 상기 제1 채널의 크기는 상기 제2 채널의 크기와 다른 박막 트랜지스터 표시판에 대한 것이며,
제1 절연 기판, 상기 제1 절연 기판 위에 제1 방향으로 형성되어 있으며, 게이트 전극을 포함하는 게이트선, 상기 제1 절연 기판 위에 제2 방향으로 형성되어 있으며, 상기 게이트선과 절연되어 교차하고 있고 소스 전극을 포함하는 데이터선, 상기 소스 전극에 대향하여 형성되어 있는 제1 및 제2 드레인 전극, 상기 제1 드레인 전극과 연결되어 있는 제1 화소 전극, 상기 제2 드레인 전극과 연결되어 있는 제2 화소 전극, 상기 게이트 전극, 상기 소스 전극, 상기 제1 및 제2 드레인 전극을 포함하고, 상기 소스 전극과 상기 제1 드레인 전극 사이에 형성되는 제1 채널과 상기 소스 전극과 상기 제2 드레인 전극 사이에 형성되는 제2 채널을 포함하는 박막 트랜지스터, 상기 제1 절연 기판과 대향하고 있는 제2 절연 기판, 상기 제2 절연 기판 위에 형성되어 있는 공통 전극, 상기 제1 절연 기판과 상기 제2 절연 기판 사이에 주입되어 있는 액정층을 포함하며, 상기 제1 채널의 크기는 상기 제2 채널의 크기와 다른 액정 표시 장치에 대한 것이다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 액정 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치용 공통 전극 표시판의 배치도이고, 도 3은 도 1 및 도 2의 표시판을 포함하는 본 발명의 한 실시예에 따른 액정 표시 장치의 배치도이고, 도 4는 도 3의 액정 표시 장치를 IV-IV'선을 따라 잘라 도시한 단면도이다.
먼저, 도 1, 도 3 및 도 4를 참고로 하여 박막 트랜지스터 표시판(100)에 대하여 상세하게 설명한다.
절연 기판(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.
게이트선(121)은 주로 가로 방향으로 뻗어 있고 서로 분리되어 있으며, 게이트 신호를 전달한다. 각 게이트선(121)은 복수의 게이트 전극(124; gate electrode)을 이루는 복수의 돌출부와 다른 층 또는 외부 장치의 접속을 위한 면적이 넓은 끝부분(129)을 포함한다.
게이트선(121)은 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속, 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 따위로 이루어지는 것이 바람직하며, 단일막 구조를 가지거나 다층막 구조로 이루어질 수 있다. 다층막, 예를 들어 물리적 성질이 다른 두 개의 막, 즉 하부막과 그 위의 상부막을 포함할 수 있다. 하나의 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속으로 이루어질 수 있다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 크롬, 몰리브덴(Mo), 몰리브덴 합금, 탄탈륨(Ta), 또는 티타늄(Ti) 등으로 이루어질 수 있다. 두 도전막의 좋은 예로는 크롬/알루미늄-네오디뮴(Nd) 합금 또는 몰리브덴 또는 몰리브덴 합금/알루미늄 합금을 들 수 있다.
또한 게이트선(121)의 측면은 기판(110)의 표면에 대하여 경사져 있으며 그 경사각은 약 30-80°인 것이 바람직하다.
게이트선(121) 위에는 질화규소(SiNx)나 유기 절연막 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 반도체(154)가 형성되어 있다. 각각의 반도체(154)는 게이트 전극(124)의 상부에 형성되며, 박막 트랜지스터의 채널을 형성한다.
반도체(154)의 상부에는 실리사이드(silicide) 또는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 저항성 접촉 부재(ohmic contact)(163, 165a, 165b)가 형성되어 있으며, 소스측 저항성 접촉 부재(163), 제1 드레인측 저항성 접촉 부재(165a)와 제2 드레인측 저항성 접촉 부재(165b)로 구분된다. 소스측 저항성 접촉 부재(163)와 각각의 제1 및 제2 드레인 측 저항성 접촉 부재(165a, 165b)는 쌍을 이루어 반도체(154) 위에 배치된다.
반도체(154)와 저항성 접촉 부재(163, 165a, 165b)의 측면 역시 기판(110)의 표면에 대하여 경사져 있으며 그 경사각은 30-80°인 것이 바람직하다.
저항 접촉 부재(163, 165a, 165b) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171)과 이로부터 분리되어 있는 복수의 제1 및 제2 드레인 전극(drain electrode)(175a, 175b)이 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)은 다른 층 또는 외부 장치와의 접속을 위한 넓은 끝부분(179)을 가지고 있다.
데이터선(171) 각각은 복수의 소스 전극(173)을 포함하며, 이 소스 전극(173)은 반도체(154) 상부에 게이트선(121)에 평행한 수평부와 데이터선에 평행한 제1 및 제2 수직부를 포함한다. 수평부의 일단은 데이터선(171)과 연결되어 있으며, 타단은 게이트 전극(124)을 향하여 뻗어 있다. 제1 수직부와 제2 수직부는 수평부에서 화소 영역을 향하여 돌출되어 있으며, 제1 수직부가 제2 수직부보다 데이 터선에서 더 멀리 위치하고 있으며, 제1 수직부가 제2 수직부보다 길이가 짧다. 소스 전극(173)의 수평부와 제1 및 제2 수직부는 모두 게이트 전극(124)의 상부에 형성되어 있다. 이하에서는 수평부의 제1 수직부부터 데이터선(171)과 연결되지 않은 타단까지를 제1 부분이라 하고, 수평부의 제1 수직부부터 제2 수직부까지를 제2 부분이라고 한다.
제1 드레인 전극(175a)은 소스 전극(173)의 수평부 제1 부분과 제1 수직부에 대응하여 형성되어 있으며, 화소 영역을 향하여 뻗어 있다. 제2 드레인 전극(175b)은 소스 전극(173)의 수평부 제2 부분과 제1 수직부 및 제2 수직부로 둘러싸인 부분에 삽입되는 구조를 가지며, 데이터선(171)에 평행하며 화소 영역을 향하여 뻗어 있다.
게이트 전극(124), 소스 전극(173) 및 제1 드레인 전극(175a)은 반도체(154)와 함께 제1 박막 트랜지스터(thin film transistor, TFT)를 이루며, 게이트 전극(124), 소스 전극(173) 및 제2 드레인 전극(175b)은 반도체(154)와 함께 제2 박막 트랜지스터(TFT)를 이룬다. 제1 및 제2 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 제1 및 제2 드레인 전극(175a, 175b) 사이의 반도체(154)에 각각 형성된다.
데이터선(171) 및 드레인 전극(175a, 175b)은 크롬 또는 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속을 포함하는 것이 바람직하며, 내화성 금속 따위의 하부막(도시하지 않음)과 그 위에 위치한 저저항 물질의 상부막(도시하지 않음)으로 이루어진 다층막 구조를 가질 수 있다.
데이터선(171) 및 드레인 전극(175a, 175b)도 게이트선(121)과 마찬가지로 그 측면이 약 30-80°의 각도로 각각 경사져 있다.
저항성 접촉 부재(163, 165a, 165b)는 그 하부의 반도체(154)와 그 상부의 소스 전극(173), 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다.
데이터선(171) 및 제1 및 제2 드레인 전극(175a, 175b)과 이들로 덮이지 않고 노출된 반도체(154) 부분의 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등 4.0 이하의 저유전율 절연 물질, 또는 무기 물질인 질화 규소나 산화 규소 따위로 이루어지는 것이 바람직하다.
보호막(180)에는 제1 및 제2 드레인 전극(175a, 175b)의 확장부와 데이터선(171)의 끝부분 및 게이트선의 끝부분(129)을 드러내는 복수의 접촉 구멍(contact hole)(185a, 185b, 182, 181)이 형성되어 있다. 접촉 구멍(181, 182, 185a, 185b)은 다각형 또는 원 모양 등 다양한 모양으로 만들어질 수 있다. 접촉 구멍(181, 182)의 면적은 약 0.5mm×15μm 이상, 약 2mm×60μm 이하인 것이 바람직하다. 접촉 구멍(181, 182, 185, 186)의 측벽은 30° 내지 85°의 각도로 기울어져 있거나 계단형이다.
상기 보호막(180) 위에는 ITO 또는 IZO로 이루어진 복수의 제1 및 제2 화소 전극(pixel electrode)(190a, 190b) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다.
제1 및 제2 화소 전극(190a, 190b)은 투명한 도전성 폴리머로 만들어질 수도 있고, 반사형 액정 표시 장치의 경우에는 제1 및 제2 화소 전극(190a, 190b)이 불투명한 반사성 금속으로 만들어질 수도 있다. 이 경우, 접촉 보조 부재(81, 82)는 제1 및 제2 화소 전극(190a, 190b)과 다른 물질, 예를 들면 ITO나 IZO로 만들어질 수 있다.
제1 및 제2 화소 전극(190a, 190b)은 접촉 구멍(185, 186)을 통하여 각각 제1 및 제2 드레인 전극(175a, 175b)과 물리적·전기적으로 연결되어 제1 및 제2 드레인 전극(175a, 175b)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 제1 및 제2 화소 전극(190a, 190b)은 공통 전극(270)과 함께 전기장을 생성함으로써 액정층(3)의 액정 분자를 재배열시킨다.
한 쌍의 제1 및 제2 화소 전극(190a, 190b)은 간극을 사이에 두고 형성되어 있으며, 그 바깥 경계는 왼쪽 모퉁이가 모따기된 대략 사각형 형태이다.
한 쌍의 제1 및 제2 화소 전극(190a, 190b)은 중앙 절개부(91), 하부 절개부(92a) 및 상부 절개부(92b)를 가지며, 화소 전극(190a, 190b)은 이들 절개부(91, 92a, 92b)에 의하여 복수의 영역으로 분할된다. 절개부(91, 92a, 92b)는 화소 전극을 게이트선(121)과 평행하게 이등분하는 가로 중심선에 대하여 거의 반전 대칭을 이루고 있으며, 상부 및 하부 절개부(92a, 92b)는 서로 연결되어 제1 화소 전극(190a)과 제2 화소 전극(190b)을 분리하는 간극을 이룬다.
하부 및 상부 절개부(92a, 92b)는 대략 화소 전극의 오른쪽 변에서부터 왼쪽 변으로 비스듬하게 뻗어 있으며, 화소 전극의 가로 중심선에 대하여 하반면과 상반면에 각각 위치하고 있다. 하부 및 상부 절개부(92a, 92b)는 게이트선(121)에 대하여 약 45도의 각도를 이루며 서로 수직하게 뻗어 있다.
중앙 절개부(91)는 제2 화소 전극(190b)의 중앙에 배치되어 있으며 오른쪽 변 쪽에 입구를 가지고 있다. 중앙 절개부(91)의 입구는 하부 절개부(92a)와 상부 절개부(92b)에 각각 거의 평행한 한 쌍의 빗변을 가지고 있다.
따라서, 화소 전극의 하반면은 하부 절개부(92a)에 의하여 두 개의 영역으로 나누어지고, 상반면 또한 상부 절개부(92b)에 의하여 두 개의 영역으로 분할된다. 이 때, 영역의 수효 또는 절개부의 수효는 화소의 크기, 화소 전극의 가로변과 세로 변의 길이 비, 액정층(3)의 종류나 특성 등 설계 요소에 따라서 달라지며, 기울어진 방향도 달라질 수 있다.
접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 각각 데이터선(171) 및 게이트선(121)의 끝부분(129, 179)과 연결된다. 접촉 보조 부재(81, 82)는 데이터선(171) 및 게이트선(121)의 끝부분(179, 129)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 한다.
다음, 도 2 내지 도 4를 참고로 하여, 공통 전극 표시판(200)에 대하여 설명한다.
투명한 유리등으로 이루어진 절연 기판(210) 위에 차광 부재(220)가 형성되어 있다. 차광 부재(220)는 제1 및 제2 화소 전극(190a, 190b)과 마주보며 제1 및 제2 화소 전극(190a, 190b)과 거의 동일한 모양을 가지는 복수의 개구부를 가지고 있으며, 게이트선(121) 및 데이터선(171)에 대응하는 부분과 박막 트랜지스터에 대응하는 부분으로 이루어지는 것이 바람직하다.
기판(210) 위에는 또한 복수의 색필터(230)가 형성되어 있으며 차광 부재(220)로 둘러싸인 영역 내에 대부분 위치한다. 색필터(230)는 제1 및 제2 화소 전극(190a, 190b)을 따라서 세로 방향으로 길게 뻗을 수 있다. 색필터(230)는 적색, 녹색 및 청색 등의 원색 중 하나의 색을 가진다.
색필터(230)의 위에는 덮개막(250)이 형성되어 있다.
덮개막(250)의 위에는 ITO, IZO 등의 투명한 도전체 따위로 이루어진 공통 전극(270)이 형성되어 있다.
공통 전극(270)은 복수 벌의 절개부(71, 72a, 72b) 집합을 가진다.
한 벌의 절개부(71, 72a, 72b)는 하나의 제1 및 제2 화소 전극(190a, 190b)과 마주 보며 중앙 절개부(71), 하부 절개부(72a) 및 상부 절개부(72b)를 포함한다. 절개부(71, 72a, 72b) 각각은 제1 및 제2 화소 전극(190a, 190b)의 인접 절개부(91, 92a, 92b) 사이 또는 절개부(92a, 92b)와 제1 화소 전극(190a)의 모따기된 빗변 사이에 배치되어 있다. 또한, 각 절개부(71, 72a, 72b)는 화소 전극의 하부 절개부(92a) 또는 상부 절개부(92b)와 평행하게 뻗은 적어도 하나의 사선부를 포함한다.
하부 및 상부 절개부(72a, 72b) 각각은 대략 화소 전극의 왼쪽 변에서 위쪽 또는 아래쪽 변을 향하여 뻗은 사선부, 그리고 사선부의 각 끝에서부터 화소 전극의 변을 따라 변과 중첩하면서 뻗으며 사선부와 둔각을 이루는 가로부 및 세로부를 포함한다.
중앙 절개부(71)는 대략 화소 전극의 왼쪽 변에서부터 가로 방향으로 뻗은 중앙 가로부, 이 중앙 가로부의 끝에서 중앙 가로부와 빗각을 이루며 화소 전극의 오른쪽 변을 향하여 뻗은 한 쌍의 사선부, 그리고 사선부의 각 끝에서부터 화소 전극의 오른쪽 변을 따라 오른쪽 변과 중첩하면서 뻗으며 사선부와 둔각을 이루는 종단 세로부를 포함한다.
절개부(71, 72a, 72b)의 수효 및 방향 또한 설계 요소에 따라 달라질 수 있으며, 차광 부재(220)가 절개부(71, 72a, 72b)와 중첩하여 절개부(71, 72a, 72b) 부근의 빛샘을 차단할 수 있다.
표시판(100, 200)의 안쪽 면에는 수직 배향막(11, 21)이 도포되어 있고, 바깥쪽 면에는 편광판(12, 22)이 구비되어 있다. 두 편광판의 투과축은 직교하며 이중 한 투과축은 게이트선(121)에 대하여 나란하다. 반사형 액정 표시 장치의 경우에는 두 개의 편광판(12, 22) 중 하나가 생략될 수 있다.
표시판(100, 200)과 편광판(12, 22)의 사이에는 각각 액정층(3)의 지연값을 보상하기 위한 위상 지연 필름(retardation film)이 낄 수 있다. 위상 지연 필름은 복굴절성(birefringce)을 가지며 액정층(3)의 복굴절성을 역으로 보상하는 역할을 한다. 지연 필름으로는 일축성 또는 이축성 광학 필름을 사용할 수 있으며, 특히 음성(negative) 일축성 광학 필름을 사용할 수 있다.
액정 표시 장치는 또한 편광판(12, 22), 위상 지연 필름, 표시판(100, 200) 및 액정층(3)에 빛을 공급하는 조명부(backlight unit)를 포함할 수 있다.
액정층(3)은 음의 유전율 이방성을 가지며, 액정층(3)의 액정 분자(310)는 전계가 없는 상태에서 그 장축이 두 표시판의 표면에 대하여 수직을 이루도록 배향되어 있다. 따라서 입사광은 직교 편광판(12, 22)을 통과하지 못하고 차단된다.
배향막(11, 21)은 수평 배향막일 수 있다.
한편, 액정 분자들의 경사 방향과 편광판(12, 22)의 투과축이 45도를 이루면 최고 휘도를 얻을 수 있는데, 본 실시예의 경우 모든 도메인에서 액정 분자들의 경사 방향이 게이트선(121)과 45°의 각을 이루며 게이트선(121)은 표시판(100, 200)의 가장자리와 수직 또는 수평이다. 따라서 본 실시예의 경우 편광판(12, 22)의 투과축을 표시판(100, 200)의 가장자리에 대하여 수직 또는 평행이 되도록 부착하면 최고 휘도를 얻을 수 있을 뿐 아니라 편광판(12, 22)을 저렴하게 제조할 수 있다.
공통 전극(270)에 공통 전압을 인가하고 제1 및 제2 화소 전극(190a, 190b)에 데이터 전압을 인가하면 표시판의 표면에 거의 수직인 주 전계(primary electric field)가 생성된다. 액정 분자들은 전계에 응답하여 그 장축이 전계의 방향에 수직을 이루도록 방향을 바꾸고자 한다. 한편, 공통 전극(270) 및 제1 및 제2 화소 전극(190a, 190b)의 절개부(71, 72a, 72b, 91, 92a, 92b)와 이들과 평행한 제1 및 제2 화소 전극(190a, 190b)의 변은 주 전계를 왜곡하여 액정 분자들의 경사 방향을 결정하는 수평 성분을 만들어낸다. 주 전계의 수평 성분은 절개부(71, 72a, 72b, 91, 92a, 92b)의 변과 제1 및 제2 화소 전극(190a, 190b)의 변에 수직이다. 또한 절개부(71, 72a, 72b, 91, 92a, 92b)의 마주보는 두 변에서의 주 전계의 수평 성분은 서로 반대 방향이다.
이러한 전계를 통하여 절개부(71, 72a, 72b, 91, 92a, 92b)는 액정층(3)의 액정 분자가 기울어지는 방향을 제어한다. 인접하는 절개부(71, 72a, 76b, 91, 92a, 92b)에 의하여 정의되거나 절개부(72a, 72b)와 제1 화소 전극(190a)의 왼쪽 빗변에 의하여 정의되는 각 도메인 내에 있는 액정 분자는 절개부(71, 72a, 72b, 91, 92a, 92b)의 길이 방향에 대하여 수직을 이루는 방향으로 기울어진다. 각 도메인의 가장 긴 변 2개는 거의 나란하고 게이트선(121)과 약 ±45도를 이루며, 도메인 내에서 액정 분자 대부분은 4방향으로 기울어진다.
한편 전기장은 전극(270)의 절개부와 제1 및 제2 화소 전극(190a, 190b)의 변으로 인하여 절개부의 변과 제1 및 제2 화소 전극(190a, 190b)의 변에 수직인 수평 성분을 가진다. 따라서 각 영역의 액정 분자들의 경사 방향은 서로 다르고 이에 따라 시야각이 확장된다.
절개부(91, 92a, 92b, 71, 72a, 72b)의 모양 및 배치는 변형될 수 있다.
이상에서 살펴본 바와 같이 본원 발명은 하나의 소스 전극(173)과 두 개의 드레인 전극(175a, 175b)을 가지는 트랜지스터를 형성하고, 소스 전극(173)을 게이트선(121)에 평행한 수평부와 데이터선에 평행한 제1 및 제2 수직부로 형성하여 제1 및 제2 드레인 전극(175a, 175b)에 각각 다른 전압이 인가되도록 한다. 인가되는 전압과 트랜지스터의 구조에 대해서는 후술한다.
이하에서는 본 발명의 또 다른 실시예에 대하여 설명한다.
도 5는 본 발명의 또 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 6은 본 발명의 또 다른 실시예에 따른 액정 표시 장치용 공통 전극 표시판의 배치도이고, 도 7은 도 5 및 도 6의 표시판을 포함하는 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 배치도이고, 도 8은 도 7의 액정 표시 장치를 VIII-VIII'선을 따라 잘라 도시한 단면도이고, 도 9는 도 7의 액정 표시 장치를 간략하게 도시한 회로도이다.
먼저, 도 5, 도 7 및 도 8을 참고로 하여 박막 트랜지스터 표시판(100)에 대하여 상세하게 설명한다.
절연 기판(110) 위에 복수의 게이트선(gate line)(121)과 제1 및 제2 유지 전극선(131, 132)이 형성되어 있다.
게이트선(121)은 주로 가로 방향으로 뻗어 있고 서로 분리되어 있으며, 게이트 신호를 전달한다. 각 게이트선(121)은 복수의 게이트 전극(124; gate electrode)을 이루는 복수의 돌출부와 다른 층 또는 외부 장치의 접속을 위한 면적이 넓은 끝부분(129)을 포함한다.
제1 유지 전극선(131)은 가로 방향으로 뻗어 있으며, 서로 이웃하는 게이트선(121) 중앙에 배치되어 있다. 한편, 제2 유지 전극선(132)은 세로 방향으로 뻗어 있으며, 제1 유지 전극선(131)을 중심으로 상하 대칭을 이룬다. 또한, 재2 유지 전극선(132)은 이웃하는 게이트선(121)과 중첩되지 않도록 형성되며, 막대 형상으로 형성된다. 제2 유지 전극선(132)은 상부에 형성될 제2 화소 전극(190b)과는 중첩되고 제1 화소 전극(190a)과는 중첩되지 않도록 형성한다. 제1 및 제2 유지 전극선(131, 132)에는 액정 표시 장치의 공통 전극 표시판(200)의 공통 전극(270)에 인가 되는 공통 전압 따위의 소정이 전압이 인가된다.
게이트선(121), 제1 및 제2 유지 전극선(131, 132)은 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속, 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 따위로 이루어지는 것이 바람직하며, 단일막 구조를 가지거나 다층막 구조로 이루어질 수 있다. 다층막, 예를 들어 물리적 성질이 다른 두 개의 막, 즉 하부막과 그 위의 상부막을 포함할 수 있다. 하나의 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속으로 이루어질 수 있다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 크롬, 몰리브덴(Mo), 몰리브덴 합금, 탄탈륨(Ta), 또는 티타늄(Ti) 등으로 이루어질 수 있다. 두 도전막의 좋은 예로는 크롬/알루미늄-네오디뮴(Nd) 합금 또는 몰리브덴 또는 몰리브덴 합금/알루미늄 합금을 들 수 있다.
또한 게이트선(121), 제1 및 제2 유지 전극선(131, 132)의 측면은 기판(110)의 표면에 대하여 경사져 있으며 그 경사각은 약 30-80°인 것이 바람직하다.
게이트선(121), 제1 및 제2 유지 전극선(131, 132) 위에는 질화규소(SiNx)나 유기 절연막 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 반도체(154)가 형성되어 있다. 각각의 반도체(154)는 게이트 전극(124)의 상부에 형성되며, 박막 트랜지스터의 채널을 형성한다.
반도체(154)의 상부에는 실리사이드(silicide) 또는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 저항성 접촉 부재(ohmic contact)(163, 165a, 165b)가 형성되어 있으며, 소스측 저항성 접촉 부재(163), 제1 드레인측 저항성 접촉 부재(165a)와 제2 드레인측 저항성 접촉 부재(165b)로 구분된다. 소스측 저항성 접촉 부재(163)와 각각의 제1 및 제2 드레인 측 저항성 접촉 부재(165a, 165b)는 쌍을 이루어 반도체(154) 위에 배치된다.
반도체(154)와 저항성 접촉 부재(163, 165a, 165b)의 측면 역시 기판(110)의 표면에 대하여 경사져 있으며 그 경사각은 30-80°인 것이 바람직하다.
저항 접촉 부재(163, 165a, 165b) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171)과 이로부터 분리되어 있는 복수의 제1 및 제2 드레인 전극(drain electrode)(175a, 175b)이 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)은 다른 층 또는 외부 장치와의 접속을 위한 넓은 끝부분(179)을 가지고 있다.
데이터선(171) 각각은 복수의 소스 전극(173)을 포함하며, 이 소스 전극(173)은 반도체(154) 상부에 게이트선(121)에 평행한 수평부와 데이터선에 평행한 제1 및 제2 수직부를 포함한다. 수평부의 일단은 데이터선(171)과 연결되어 있으며, 타단은 게이트 전극(124)을 향하여 뻗어 있다. 제1 수직부와 제2 수직부는 수평부에서 화소 영역을 향하여 돌출되어 있으며, 제1 수직부가 제2 수직부보다 데이터선에서 더 멀리 위치하고 있으며, 제1 수직부가 제2 수직부보다 길이가 짧다. 소스 전극(173)의 수평부와 제1 및 제2 수직부는 모두 게이트 전극(124)의 상부에 형성되어 있다. 이하에서는 수평부의 제1 수직부부터 데이터선(171)과 연결되지 않은 타단까지를 제1 부분이라 하고, 수평부의 제1 수직부부터 제2 수직부까지를 제2 부분이라고 한다.
제1 드레인 전극(175a)은 소스 전극(173)의 수평부 제1 부분과 제1 수직부에 대응하여 형성되어 있으며, 화소 영역을 향하여 뻗어 있다. 제2 드레인 전극(175b)은 소스 전극(173)의 수평부 제2 부분과 제1 수직부 및 제2 수직부로 둘러싸인 부분에 삽입되는 구조를 가지며, 데이터선(171)에 평행하며 화소 영역을 향하여 뻗어 있다.
게이트 전극(124), 소스 전극(173) 및 제1 드레인 전극(175a)은 반도체(154)와 함께 제1 박막 트랜지스터(thin film transistor, TFT)를 이루며, 게이트 전극(124), 소스 전극(173) 및 제2 드레인 전극(175b)은 반도체(154)와 함께 제2 박막 트랜지스터(TFT)를 이룬다. 제1 및 제2 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 제1 및 제2 드레인 전극(175a, 175b) 사이의 반도체(154)에 각각 형성된다.
데이터선(171) 및 드레인 전극(175a, 175b)은 크롬 또는 몰리브덴 계열의 금 속, 탄탈륨 및 티타늄 등 내화성 금속을 포함하는 것이 바람직하며, 내화성 금속 따위의 하부막(도시하지 않음)과 그 위에 위치한 저저항 물질의 상부막(도시하지 않음)으로 이루어진 다층막 구조를 가질 수 있다.
데이터선(171) 및 드레인 전극(175a, 175b)도 게이트선(121)과 마찬가지로 그 측면이 약 30-80°의 각도로 각각 경사져 있다.
저항성 접촉 부재(163, 165a, 165b)는 그 하부의 반도체(154)와 그 상부의 소스 전극(173), 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다.
데이터선(171) 및 제1 및 제2 드레인 전극(175a, 175b)과 이들로 덮이지 않고 노출된 반도체(154) 부분의 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등 4.0 이하의 저유전율 절연 물질, 또는 무기 물질인 질화 규소나 산화 규소 따위로 이루어지는 것이 바람직하다.
보호막(180)에는 제1 및 제2 드레인 전극(175a, 175b)의 확장부와 데이터선(171)의 끝부분 및 게이트선의 끝부분(129)을 드러내는 복수의 접촉 구멍(contact hole)(185a, 185b, 182, 181)이 형성되어 있다. 접촉 구멍(181, 182, 185a, 185b)은 다각형 또는 원 모양 등 다양한 모양으로 만들어질 수 있다. 접촉 구멍(181, 182)의 면적은 약 0.5mm×15μm 이상, 약 2mm×60μm 이하인 것이 바람직하다. 접촉 구멍(181, 182, 185, 186)의 측벽은 30° 내지 85°의 각도로 기울어져 있거나 계단형이다.
상기 보호막(180) 위에는 ITO 또는 IZO로 이루어진 복수의 제1 및 제2 화소 전극(pixel electrode)(190a, 190b) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다.
제1 및 제2 화소 전극(190a, 190b)은 투명한 도전성 폴리머로 만들어질 수도 있고, 반사형 액정 표시 장치의 경우에는 제1 및 제2 화소 전극(190a, 190b)이 불투명한 반사성 금속으로 만들어질 수도 있다. 이 경우, 접촉 보조 부재(81, 82)는 제1 및 제2 화소 전극(190a, 190b)과 다른 물질, 예를 들면 ITO나 IZO로 만들어질 수 있다.
제1 및 제2 화소 전극(190a, 190b)은 접촉 구멍(185, 186)을 통하여 각각 제1 및 제2 드레인 전극(175a, 175b)과 물리적·전기적으로 연결되어 제1 및 제2 드레인 전극(175a, 175b)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 제1 및 제2 화소 전극(190a, 190b)은 공통 전극(270)과 함께 전기장을 생성함으로써 액정층(3)의 액정 분자를 재배열시킨다.
제1 및 제2 화소 전극(190a, 190b)과 공통 전극(270)은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage electrode)라 한다. 유지 축전기는 제1 및 제2 화소 전극(190a, 190b)과 제1 및 제2 유지 전극선(131, 132)의 중첩으로 만들어진다. 제1 화소 전극(190a)은 제2 유지 전극선(132) 과 중첩하여 제1 유지 축전기를 형성하고, 제2 화소 전극(190b)은 제1 유지 전극선(131)과 중첩하여 제1 유지 축전기를 형성한다.
한 쌍의 제1 및 제2 화소 전극(190a, 190b)은 간극을 사이에 두고 형성되어 있으며, 그 바깥 경계는 왼쪽 모퉁이가 모따기된 대략 사각형 형태이다.
한 쌍의 제1 및 제2 화소 전극(190a, 190b)은 중앙 절개부(91), 하부 절개부(92a) 및 상부 절개부(92b)를 가지며, 화소 전극(190a, 190b)은 이들 절개부(91, 92a, 92b)에 의하여 복수의 영역으로 분할된다. 절개부(91, 92a, 92b)는 화소 전극을 게이트선(121)과 평행하게 이등분하는 가로 중심선에 대하여 거의 반전 대칭을 이루고 있으며, 상부 및 하부 절개부(92a, 92b)는 서로 연결되어 제1 화소 전극(190a)과 제2 화소 전극(190b)을 분리하는 간극을 이룬다.
하부 및 상부 절개부(92a, 92b)는 대략 화소 전극의 오른쪽 변에서부터 왼쪽 변으로 비스듬하게 뻗어 있으며, 화소 전극의 가로 중심선에 대하여 하반면과 상반면에 각각 위치하고 있다. 하부 및 상부 절개부(92a, 92b)는 게이트선(121)에 대하여 약 45도의 각도를 이루며 서로 수직하게 뻗어 있다.
중앙 절개부(91)는 제2 화소 전극(190b)의 중앙에 배치되어 있으며 오른쪽 변 쪽에 입구를 가지고 있다. 중앙 절개부(91)의 입구는 하부 절개부(92a)와 상부 절개부(92b)에 각각 거의 평행한 한 쌍의 빗변을 가지고 있다.
따라서, 화소 전극의 하반면은 하부 절개부(92a)에 의하여 두 개의 영역으로 나누어지고, 상반면 또한 상부 절개부(92b)에 의하여 두 개의 영역으로 분할된다. 이 때, 영역의 수효 또는 절개부의 수효는 화소의 크기, 화소 전극의 가로변과 세 로 변의 길이 비, 액정층(3)의 종류나 특성 등 설계 요소에 따라서 달라지며, 기울어진 방향도 달라질 수 있다.
접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 각각 데이터선(171) 및 게이트선(121)의 끝부분(129, 179)과 연결된다. 접촉 보조 부재(81, 82)는 데이터선(171) 및 게이트선(121)의 끝부분(179, 129)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 한다.
다음, 도 6 내지 도 8을 참고로 하여, 공통 전극 표시판(200)에 대하여 설명한다.
투명한 유리등으로 이루어진 절연 기판(210) 위에 차광 부재(220)가 형성되어 있다. 차광 부재(220)는 제1 및 제2 화소 전극(190a, 190b)과 마주보며 제1 및 제2 화소 전극(190a, 190b)과 거의 동일한 모양을 가지는 복수의 개구부를 가지고 있으며, 게이트선(121) 및 데이터선(171)에 대응하는 부분과 박막 트랜지스터에 대응하는 부분으로 이루어지는 것이 바람직하다.
기판(210) 위에는 또한 복수의 색필터(230)가 형성되어 있으며 차광 부재(220)로 둘러싸인 영역 내에 대부분 위치한다. 색필터(230)는 제1 및 제2 화소 전극(190a, 190b)을 따라서 세로 방향으로 길게 뻗을 수 있다. 색필터(230)는 적색, 녹색 및 청색 등의 원색 중 하나의 색을 가진다.
색필터(230)의 위에는 덮개막(250)이 형성되어 있다.
덮개막(250)의 위에는 ITO, IZO 등의 투명한 도전체 따위로 이루어진 공통 전극(270)이 형성되어 있다.
공통 전극(270)은 복수 벌의 절개부(71, 72a, 72b) 집합을 가진다.
한 벌의 절개부(71, 72a, 72b)는 하나의 제1 및 제2 화소 전극(190a, 190b)과 마주 보며 중앙 절개부(71), 하부 절개부(72a) 및 상부 절개부(72b)를 포함한다. 절개부(71, 72a, 72b) 각각은 제1 및 제2 화소 전극(190a, 190b)의 인접 절개부(91, 92a, 92b) 사이 또는 절개부(92a, 92b)와 제1 화소 전극(190a)의 모따기된 빗변 사이에 배치되어 있다. 또한, 각 절개부(71, 72a, 72b)는 화소 전극의 하부 절개부(92a) 또는 상부 절개부(92b)와 평행하게 뻗은 적어도 하나의 사선부를 포함한다.
하부 및 상부 절개부(72a, 72b) 각각은 대략 화소 전극의 왼쪽 변에서 위쪽 또는 아래쪽 변을 향하여 뻗은 사선부, 그리고 사선부의 각 끝에서부터 화소 전극의 변을 따라 변과 중첩하면서 뻗으며 사선부와 둔각을 이루는 가로부 및 세로부를 포함한다.
중앙 절개부(71)는 대략 화소 전극의 왼쪽 변에서부터 가로 방향으로 뻗은 중앙 가로부, 이 중앙 가로부의 끝에서 중앙 가로부와 빗각을 이루며 화소 전극의 오른쪽 변을 향하여 뻗은 한 쌍의 사선부, 그리고 사선부의 각 끝에서부터 화소 전극의 오른쪽 변을 따라 오른쪽 변과 중첩하면서 뻗으며 사선부와 둔각을 이루는 종단 세로부를 포함한다.
절개부(71, 72a, 72b)의 수효 및 방향 또한 설계 요소에 따라 달라질 수 있으며, 차광 부재(220)가 절개부(71, 72a, 72b)와 중첩하여 절개부(71, 72a, 72b) 부근의 빛샘을 차단할 수 있다.
표시판(100, 200)의 안쪽 면에는 수직 배향막(11, 21)이 도포되어 있고, 바깥쪽 면에는 편광판(12, 22)이 구비되어 있다. 두 편광판의 투과축은 직교하며 이중 한 투과축은 게이트선(121)에 대하여 나란하다. 반사형 액정 표시 장치의 경우에는 두 개의 편광판(12, 22) 중 하나가 생략될 수 있다.
표시판(100, 200)과 편광판(12, 22)의 사이에는 각각 액정층(3)의 지연값을 보상하기 위한 위상 지연 필름(retardation film)이 낄 수 있다. 위상 지연 필름은 복굴절성(birefringce)을 가지며 액정층(3)의 복굴절성을 역으로 보상하는 역할을 한다. 지연 필름으로는 일축성 또는 이축성 광학 필름을 사용할 수 있으며, 특히 음성(negative) 일축성 광학 필름을 사용할 수 있다.
액정 표시 장치는 또한 편광판(12, 22), 위상 지연 필름, 표시판(100, 200) 및 액정층(3)에 빛을 공급하는 조명부(backlight unit)를 포함할 수 있다.
액정층(3)은 음의 유전율 이방성을 가지며, 액정층(3)의 액정 분자는 전계가 없는 상태에서 그 장축이 두 표시판의 표면에 대하여 수직을 이루도록 배향되어 있다. 따라서 입사광은 직교 편광판(12, 22)을 통과하지 못하고 차단된다.
배향막(11, 21)은 수평 배향막일 수 있다.
한편, 액정 분자들의 경사 방향과 편광판(12, 22)의 투과축이 45도를 이루면 최고 휘도를 얻을 수 있는데, 본 실시예의 경우 모든 도메인에서 액정 분자들의 경사 방향이 게이트선(121)과 45°의 각을 이루며 게이트선(121)은 표시판(100, 200)의 가장자리와 수직 또는 수평이다. 따라서 본 실시예의 경우 편광판(12, 22)의 투과축을 표시판(100, 200)의 가장자리에 대하여 수직 또는 평행이 되도록 부착하 면 최고 휘도를 얻을 수 있을 뿐 아니라 편광판(12, 22)을 저렴하게 제조할 수 있다.
공통 전극(270)에 공통 전압을 인가하고 제1 및 제2 화소 전극(190a, 190b)에 데이터 전압을 인가하면 표시판의 표면에 거의 수직인 주 전계(primary electric field)가 생성된다. 액정 분자들은 전계에 응답하여 그 장축이 전계의 방향에 수직을 이루도록 방향을 바꾸고자 한다. 한편, 공통 전극(270) 및 제1 및 제2 화소 전극(190a, 190b)의 절개부(71, 72a, 72b, 91, 92a, 92b)와 이들과 평행한 제1 및 제2 화소 전극(190a, 190b)의 변은 주 전계를 왜곡하여 액정 분자들의 경사 방향을 결정하는 수평 성분을 만들어낸다. 주 전계의 수평 성분은 절개부(71, 72a, 72b, 91, 92a, 92b)의 변과 제1 및 제2 화소 전극(190a, 190b)의 변에 수직이다. 또한 절개부(71, 72a, 72b, 91, 92a, 92b)의 마주보는 두 변에서의 주 전계의 수평 성분은 서로 반대 방향이다.
이러한 전계를 통하여 절개부(71, 72a, 72b, 91, 92a, 92b)는 액정층(3)의 액정 분자가 기울어지는 방향을 제어한다. 인접하는 절개부(71, 72a, 76b, 91, 92a, 92b)에 의하여 정의되거나 절개부(72a, 72b)와 제1 화소 전극(190a)의 왼쪽 빗변에 의하여 정의되는 각 도메인 내에 있는 액정 분자는 절개부(71, 72a, 72b, 91, 92a, 92b)의 길이 방향에 대하여 수직을 이루는 방향으로 기울어진다. 각 도메인의 가장 긴 변 2개는 거의 나란하고 게이트선(121)과 약 ±45도를 이루며, 도메인 내에서 액정 분자 대부분은 4방향으로 기울어진다.
한편 전기장은 전극(270)의 절개부와 제1 및 제2 화소 전극(190a, 190b)의 변으로 인하여 절개부의 변과 제1 및 제2 화소 전극(190a, 190b)의 변에 수직인 수평 성분을 가진다. 따라서 각 영역의 액정 분자들의 경사 방향은 서로 다르고 이에 따라 시야각이 확장된다.
도 9는 도 7의 액정 표시 장치를 간략하게 도시한 회로도이다. 도 9에 도시되어 있는 바와 같이 하나의 트랜지스터에 2개의 데이터선이 형성되며, 각각 액정 축전기(Clc1, Clc2) 및 유지 축전기(Cst1, Cst2)와 연결되어 있다. 자세하게 설명하면, 제1 드레인 전극(175a)은 제1 화소 전극(190a)과 연결되며, 제1 화소 전극(190a)은 공통 전극(270)과 제1 액정 축전기(Clc1)를 이루며, 제2 유지 전극선(132)과 제1 유지 축전기(Cst1)를 이룬다. 한편, 제2 드레인 전극(175b)은 제2 화소 전극(190b)과 연결되며, 제2 화소 전극(190b)은 공통 전극(270)과 제2 액정 축전기(Clc2)를 이루며, 제1 유지 전극선(131)과 제2 유지 축전기(Cst2)를 이룬다.
이상에서 살펴본 바와 같이 본원 발명은 하나의 소스 전극(173)과 두 개의 드레인 전극(175a, 175b)을 가지는 트랜지스터를 형성하고, 소스 전극(173)을 게이트선(121)에 평행한 수평부와 데이터선에 평행한 제1 및 제2 수직부로 형성하여 제1 및 제2 드레인 전극(175a, 175b)에 각각 다른 전압이 인가되도록 한다. 인가되는 전압과 트랜지스터의 구조에 대해서는 후술한다.
도 10은 본 발명의 한 실시예에 따른 박막 트랜지스터의 구조를 도시한 도면이다.
도 10에 도시된 박막 트랜지스터의 구조와 제1 및 제2 데이터 전극으로 전달되는 전류간의 관계를 살펴보겠다.
도 10에 도시된 박막 트랜지스터의 구조를 자세하게 설명하면 다음과 같다.
게이트 전극(124)의 상부에 반도체(154)가 형성되고, 상기 반도체(154)의 상부에 소스 전극(173)과 제1 및 제2 드레인 전극(175a, 175b)이 형성된다.
소스 전극(173)은 반도체(154) 상부에 게이트선(121)에 평행한 수평부와 데이터선에 평행한 제1 및 제2 수직부를 포함한다. 수평부의 일단은 데이터선(171)과 연결되어 있으며, 타단은 게이트 전극(124)을 향하여 뻗어 있다. 제1 수직부와 제2 수직부는 수평부에서 화소 영역을 향하여 돌출되어 있으며, 제1 수직부가 제2 수직부보다 데이터선에서 더 멀리 위치하고 있으며, 제1 수직부가 제2 수직부보다 길이가 짧다. 이하에서는 수평부의 제1 수직부부터 데이터선(171)과 연결되지 않은 타단까지를 제1 부분이라 하고, 수평부의 제1 수직부부터 제2 수직부까지를 제2 부분이라고 한다.
한편, 제1 드레인 전극(175a)은 소스 전극(173)의 수평부 제1 부분과 제1 수직부에 대응하여 형성되어 있으며, 게이트선(121)에 평행한 부분을 포함하여 형성되어 있다. 제2 드레인 전극(175b)은 소스 전극(173)의 수평부 제2 부분과 제1 수직부 및 제2 수직부에 둘러싸인 부분에 삽입되는 구조를 가지며, 데이터선(171)에 평행하며 화소 영역을 향하여 뻗어 있다.
게이트 전극(124), 소스 전극(173) 및 제1 드레인 전극(175a)은 반도체(154)와 함께 제1 박막 트랜지스터(thin film transistor, TFT)를 이루며, 게이트 전극(124), 소스 전극(173) 및 제2 드레인 전극(175b)은 반도체(154)와 함께 제2 박막 트랜지스터(TFT)를 이룬다.
제1 및 제2 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 제1 및 제2 드레인 전극(175a, 175b) 사이의 반도체(154)에 각각 형성된다. 즉 제1 박막 트랜지스터의 채널은 제1 드레인 전극(175a)과 소스 전극(173)의 수평부 제1 부분과 제1 수직부 사이의 반도체 영역(이하에서는 제1 채널 영역이라 한다.)이며, 제2 박막 트랜지스터의 채널은 제2 드레인 전극(175b)과 소스 전극(173)의 수평부 제2 부분과 제1 수직부 및 제2 수직부 사이의 반도체 영역(이하에서는 제2 채널 영역이라 한다.)이다.
제1 및 제2 채널 영역을 특징짓는 채널의 크기인 폭(W)과 길이(L)는 도 10에 도시되어 있다. W1, L1은 제1 채널의 폭과 길이이며, W2, L2는 제2 채널의 폭과 길이이다.
박막 트랜지스터의 채널에서 흐르는 전류는 반도체의 특성값과 채널의 크기에 따라서 정해진다. 여기서 채널의 크기는 채널의 폭 및 길이를 의미한다. 본 발명에서는 제1 채널 영역과 제2 채널 영역은 하나의 반도체 위에 형성되므로 반도체의 특성값은 같다. 따라서 채널의 폭과 길이를 조절하여 드레인 전극으로 흐르는 전압을 조절할 수 있다. 또한, 본 실시예에서는 채널의 길이(L)는 동일하게 형성하고 채널의 폭만을 조절하면 드레인 전극으로 흐르는 전류의 양을 조절할 수 있다.
도 11은 전압비에 따른 채널의 폭간의 관계를 도시한 그래프이다.
가로축은 제1 화소 전극과 제2 화소 전극간의 전압비이며, 세로 축은 제1 화소 전극의 채널 폭(W1)이다. 제2 화소 전극의 채널 폭(W2)이 정해진 상태에서 측정된 그래프이다.
도 10에 도시되어 있는 바와 같이 박막 트랜지스터를 형성하고, 채널의 폭 또는 채널의 길이를 조절하여 제1 화소 전극(190a)과 제2 화소 전극(190b)에 인가되는 전압이 각각 다르도록 한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 설명한 바와 같이 채널의 폭 또는 채널의 길이를 조절하여 형성된 박막 트랜지스터를 사용하여 제1 화소 전극 및 제2 화소 전극에 충전되는 전압이 서로 다르도록 형성한다. 이로 인하여 표시 장치의 측면 시인성을 향상시키며, 개구율이 저하되는 것도 막는다.

Claims (9)

  1. 절연 기판,
    상기 절연 기판 위에 제1 방향으로 형성되어 있으며, 게이트 전극을 포함하는 게이트선,
    상기 절연 기판 위에 제2 방향으로 형성되어 있으며, 상기 게이트선과 절연되어 교차하고 있고 소스 전극을 포함하는 데이터선,
    상기 소스 전극에 대향하여 형성되어 있는 제1 및 제2 드레인 전극,
    상기 제1 드레인 전극과 연결되어 있는 제1 화소 전극,
    상기 제2 드레인 전극과 연결되어 있는 제2 화소 전극,
    상기 게이트 전극, 상기 소스 전극, 상기 제1 및 제2 드레인 전극과 연결되어 있으며, 상기 소스 전극과 상기 제1 드레인 전극 사이에 형성되는 제1 채널과 상기 소스 전극과 상기 제2 드레인 전극 사이에 형성되는 제2 채널을 포함하는 반도체를 포함하며,
    상기 제1 채널의 크기는 상기 제2 채널의 크기와 다른 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 채널의 크기는 채널의 폭인 박막 트랜지스터 표시판.
  3. 제1항에서,
    상기 채널의 크기는 채널의 길이인 박막 트랜지스터 표시판.
  4. 제1항에서,
    상기 제1 채널 및 상기 제2 채널은 하나의 상기 게이트 전극의 위에 형성되어 있는 박막 트랜지스터 표시판.
  5. 제1 절연 기판,
    상기 제1 절연 기판 위에 제1 방향으로 형성되어 있으며, 게이트 전극을 포함하는 게이트선,
    상기 제1 절연 기판 위에 제2 방향으로 형성되어 있으며, 상기 게이트선과 절연되어 교차하고 있고 소스 전극을 포함하는 데이터선,
    상기 소스 전극에 대향하여 형성되어 있는 제1 및 제2 드레인 전극,
    상기 제1 드레인 전극과 연결되어 있는 제1 화소 전극,
    상기 제2 드레인 전극과 연결되어 있는 제2 화소 전극,
    상기 게이트 전극, 상기 소스 전극, 상기 제1 및 제2 드레인 전극을 포함하고, 상기 소스 전극과 상기 제1 드레인 전극 사이에 형성되는 제1 채널과 상기 소스 전극과 상기 제2 드레인 전극 사이에 형성되는 제2 채널을 포함하는 반도체,
    상기 제1 절연 기판과 대향하고 있는 제2 절연 기판,
    상기 제2 절연 기판 위에 형성되어 있는 공통 전극,
    상기 제1 절연 기판과 상기 제2 절연 기판 사이에 주입되어 있는 액정층을 포함하며,
    상기 제1 채널의 크기는 상기 제2 채널의 크기와 다른 액정 표시 장치.
  6. 제5항에서,
    상기 채널의 크기는 폭 또는 길이인 액정 표시 장치.
  7. 제5항에서,
    상기 제1 및 제2 화소 전극에 형성되어 있는 제1 도메인 분할 수단,
    상기 공통 전극에 형성되어 있는 상기 제1 도메인 분할 수단과 함께 화소 영역을 다수의 소도메인으로 분할하는 제2 도메인 분할 수단을 더 포함하는 액정 표시 장치.
  8. 제7항에서,
    상기 제1 및 제2 도메인 분할 수단은 절개부인 액정 표시 장치.
  9. 절연 기판,
    상기 절연 기판 위에 제1 방향으로 형성되어 있는 게이트선,
    상기 절연 기판 위에 제2 방향으로 형성되어 있으며, 상기 게이트선과 절연되어 교차하고 있는 데이터선,
    제1 화소 전극,
    제2 화소 전극
    상기 게이트선, 상기 데이터선 및 제1 화소 전극과 연결되어 있는 제1 박막 트랜지스터,
    상기 게이트선, 상기 데이터선 및 제2 화소 전극과 연결되어 있는 제2 박막 트랜지스터를 포함하며,
    상기 제1 채널의 크기는 상기 제2 채널의 크기와 다른 박막 트랜지스터 표시판.
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