KR20060031953A

KR20060031953A - Manufacturing method for semiconductor device

Info

Publication number: KR20060031953A
Application number: KR1020040080944A
Authority: KR
Inventors: 김윤기
Original assignee: 삼성전자주식회사
Priority date: 2004-10-11
Filing date: 2004-10-11
Publication date: 2006-04-14

Abstract

반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은 먼저, 제1 도전형의 확산층을 가지는 제1 집적 회로가 형성된 셀 어레이 영역과, 제1 도전형의 확산층 및 제2 도전형의 확산층을 가지는 제2 집적 회로가 형성된 주변 회로 영역을 구비하는 반도체 기판상에 제1 및 제2 집적 회로들을 덮는 제1 층간 절연막을 형성한다. 다음, 제1 층간 절연막을 통해 상기 제1 집적 회로 내의 제1 도전형의 확산층에 도달하는 제1 도전 패드를 형성한다. 이어, 제1 도전 패드 및 제1 층간 절연막을 덮는 제2 층간 절연막을 형성한다. 다음, 제1 및 제2 층간 절연막들을 통해 제2 집적 회로 내의 제1 도전형의 확산층에 도달하는 콘택홀을 형성하고, 제1 도전형의 불순물로 플러그 이온 주입을 수행한다. 이어, 제1 및 제2 층간 절연막들을 통해 상기 제2 집적 회로 내의 제2 도전형의 확산층에 도달하는 콘택홀을 형성하고, 제2 도전형의 불순물로 플러그 이온 주입을 수행한다. 다음, 제1 및 제2 층간 절연막과 제2 집적 회로의 게이트 상부 절연막을 통해 제2 집적 회로의 게이트에 도달하는 콘택홀을 형성한다. A method for manufacturing a semiconductor device is provided. First, a semiconductor device manufacturing method includes a peripheral circuit in which a cell array region having a first integrated circuit having a first conductive diffusion layer and a second integrated circuit having a first conductive diffusion layer and a second conductive diffusion layer are formed. A first interlayer insulating film is formed on the semiconductor substrate having the region to cover the first and second integrated circuits. A first conductive pad is then formed through the first interlayer insulating film to reach the first conductive diffusion layer in the first integrated circuit. Next, a second interlayer insulating film covering the first conductive pad and the first interlayer insulating film is formed. Next, a contact hole reaching the first conductive diffusion layer in the second integrated circuit is formed through the first and second interlayer insulating layers, and plug ion implantation is performed with impurities of the first conductive type. Subsequently, contact holes are formed through the first and second interlayer insulating layers to reach the diffusion layer of the second conductivity type in the second integrated circuit, and plug ion implantation is performed with impurities of the second conductivity type. Next, contact holes reaching the gate of the second integrated circuit are formed through the first and second interlayer insulating films and the gate upper insulating film of the second integrated circuit.

듀얼 게이트 구조, 다이렉트 콘택, 플러그 이온 주입Dual Gate Structure, Direct Contact, Plug Ion Implantation

Description

Manufacturing method for semiconductor device

도 1 내지 도 9는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 공정순서에 따라 도시한 단면도들이다. 1 to 9 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention according to a process sequence.

(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

100: 반도체 기판 108: 게이트100: semiconductor substrate 108: gate

110: 제1 층간 절연막 112a: 비트 라인용 도전 패드110: first interlayer insulating film 112a: bit line conductive pad

112b: 스토리지 전극용 도전 패드 114: 제2 층간 절연막112b: conductive pad for storage electrode 114: second interlayer insulating film

116: PMOS 트랜지스터의 소스/드레인 116: source / drain of PMOS transistors

117: NMOS 트랜지스터의 소스/드레인117: source / drain of NMOS transistors

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 메모리(Memory) 소자와 듀얼 게이트 구조의 로직(Logic) 소자가 복합된 반도체 소자의 제조 방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which a memory device and a logic element of a dual gate structure are combined.

최근 반도체 소자의 미세화 및 고 집적화가 점점 증가됨에 따라 채널 길이, 액티브 영역 사이의 간격, 컨택 크기 및 금속 배선 폭 등이 점점 줄어들고 있다. 이와 같은 추세와 더불어 반도체 분야의 급속한 기술의 발전으로 메모리 소자와 로직 소자를 하나의 칩에 함께 형성시키는 것이 일반적이다. In recent years, as semiconductor devices become more sophisticated and more integrated, channel lengths, gaps between active regions, contact sizes, and metal wiring widths are gradually decreasing. Along with this trend, rapid advances in the semiconductor field generally make it possible to form a memory device and a logic device together on a single chip.

이에 따라 최근에는 디램(DRAM) 소자의 집적도 향상을 위해 자기 정렬된 컨택(SAC; Self-Aligned Contact) 구조를 채용하는 한편, 로직 소자의 고성능화를 위해 듀얼 게이트 구조를 채용하려는 시도가 이루어지고 있다. 여기서, 듀얼 게이트 구조는 상보형 모스 트랜지스터의 각 게이트가 서로 다른 도전형으로 도핑된 구조를 의미한다. Accordingly, in recent years, attempts have been made to employ a self-aligned contact (SAC) structure to improve the integration of DRAM devices, and to adopt a dual gate structure to improve the performance of logic devices. Here, the dual gate structure refers to a structure in which each gate of the complementary MOS transistor is doped with a different conductivity type.

한편, 상기 디램과 같은 메모리 소자의 고집적화로 인해 배선 폭이 좁아지고, 수직 두께가 얇아짐에 따라, 전기적 신호 전달을 위한 배선 저항이 전체적으로 증가된다. 배선 저항이 증가되는 것을 극복하기 위한 다양한 방법들 중 하나로 비트 라인용 도전 물질을 폴리 실리콘(polysilicon), 실리사이드(silicide), 또는 폴리 실리콘과 실리사이드의 적층 구조를 금속(metal)으로 대체하는 것이다. On the other hand, as the wiring width becomes narrower and the vertical thickness becomes thinner due to the higher integration of memory devices such as the DRAM, the wiring resistance for electrical signal transmission is increased as a whole. One of various ways to overcome the increase in wiring resistance is to replace the conductive material for the bit line with polysilicon, silicide, or a laminated structure of polysilicon and silicide with metal.

이와 같이 금속 물질(metal)이 반도체 소자의 콘택(contact) 내의 플러그(plug)를 형성하기 위해 사용됨에 따라, 반도체 제조 공정시 금속과 실리콘간의 접촉 저항을 줄이기 위한 플러그 이온 주입을 수행하는 것이 일반적이다. As metal is used to form a plug in a contact of a semiconductor device, it is common to perform plug ion implantation to reduce contact resistance between metal and silicon in a semiconductor manufacturing process. .

한편, 디램의 로직 소자 즉, 주변 회로 영역에는 NMOS 및 PMOS 트랜지스터가 함께 형성되는 상보형 트랜지스터 구조가 일반적이며, 이에 따라, NMOS 트랜지스터에 연결되는 콘택홀과 PMOS 트랜지스터에 연결되는 콘택홀 하부면에 각각 다른 타입의 불순물로 플러그 이온 주입이 수행되어야 한다. 그러므로, 종래에는 트랜지스터에 연결되는 콘택홀들을 형성하고 플러그 이온 주입을 수행하기 위하여 NMOS 및 PMOS 트랜지스터 각각 별도의 마스크를 사용하여 콘택홀을 제조하였다. Meanwhile, a complementary transistor structure in which NMOS and PMOS transistors are formed together in a logic element of the DRAM, that is, a peripheral circuit region, is generally formed. Plug ion implantation should be performed with other types of impurities. Therefore, conventionally, contact holes were manufactured using separate masks for NMOS and PMOS transistors to form contact holes connected to transistors and perform plug ion implantation.

상기 NMOS 및 PMOS 트랜지스터의 콘택홀들을 통해 수행되는 플러그 이온 주입은 트랜지스터의 소스/드레인 콘택의 접촉 저항을 최소화하는데 효과적이다. 그러나, 이와 같은 공정에 따라 게이트 콘택에 까지 플러그 이온 주입이 이루어지면, 후속의 고온 열처리시 트랜지스터의 특성을 악화시키는 방향으로 작용될 수 있었다. Plug ion implantation performed through the contact holes of the NMOS and PMOS transistors is effective to minimize the contact resistance of the source / drain contacts of the transistor. However, when the plug ion is implanted to the gate contact according to the above process, it may act in the direction of deteriorating the characteristics of the transistor during the subsequent high temperature heat treatment.

예를 들어, 도핑된 폴리 실리콘으로 구성된 게이트와 연결되는 콘택에 플러그 이온 주입을 수행하게 되면, 불순물 입자들이 반도체 기판 내로 확산하게 되어 셀을 구성하는 트랜지스터의 전기적인 특성을 열화시킬 수 있다.For example, when plug ion implantation is performed in a contact connected to a gate made of doped polysilicon, impurity particles diffuse into the semiconductor substrate, thereby deteriorating electrical characteristics of the transistor constituting the cell.

또한, 게이트 콘택과 소스/드레인 콘택의 단차로 인하여 소스/드레인 콘택과 게이트 콘택을 한번의 마스크 공정으로 함께 형성할 경우, 비교적 낮은 깊이로 식각되어야 하는 게이트 콘택이 폴리 실리콘층 까지 깍이게 되는 문제점이 있었다. In addition, when the source / drain contact and the gate contact are formed together in one mask process due to the step difference between the gate contact and the source / drain contact, the gate contact to be etched to a relatively low depth is cut down to the polysilicon layer. there was.

본 발명이 이루고자 하는 기술적 과제는, 메모리 소자와 듀얼 게이트 구조의 로직 소자가 함께 구성된 반도체 소자 제조시에 트랜지스터의 게이트 콘택내에 플러그 이온 주입이 이루어지지 않도록 하는 반도체 소자의 제조 방법을 제공하는데 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a semiconductor device in which plug ion implantation is not performed in a gate contact of a transistor when a semiconductor device including a memory device and a logic element having a dual gate structure is manufactured.

상기한 기술적 과제들을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 먼저, 제1 도전형의 확산층을 가지는 제1 집적 회로가 형성된 셀 어레이 영역과, 제1 도전형의 확산층 및 제2 도전형의 확산층을 가지는 제2 집적 회로가 형성된 주변 회로 영역을 구비하는 반도체 기판상에 상기 제1 및 제2 집적 회로들을 덮는 제1 층간 절연막을 형성한다. 다음, 상기 제1 층간 절연막을 통해 상기 제1 집적 회로 내의 제1 도전형의 확산층에 도달하는 제1 도전 패드를 형성한다. 이어, 상기 제1 도전 패드 및 상기 제1 층간 절연막을 덮는 제2 층간 절연막을 형성한다. 다음, 상기 제1 및 제2 층간 절연막들을 통해 상기 제2 집적 회로 내의 제1 도전형의 확산층에 도달하는 콘택홀을 형성하고, 제1 도전형의 불순물로 플러그 이온 주입을 수행한다. 이어, 상기 제1 및 제2 층간 절연막들을 통해 상기 제2 집적 회로 내의 제2 도전형의 확산층에 도달하는 콘택홀을 형성하고, 제2 도전형의 불순물로 플러그 이온 주입을 수행한다. 다음, 상기 제1 및 제2 층간 절연막과 상기 제2 집적 회로의 게이트 상부 절연막을 통해 상기 제2 집적 회로의 게이트에 도달하는 콘택홀을 형성한다. A semiconductor device manufacturing method according to the present invention for achieving the above technical problem, first, a cell array region having a first integrated circuit having a first conductive diffusion layer, a first conductive diffusion layer and a second conductive A first interlayer insulating film covering the first and second integrated circuits is formed on a semiconductor substrate having a peripheral circuit region in which a second integrated circuit having a diffusion layer of the type is formed. Next, a first conductive pad is formed through the first interlayer insulating layer to reach a diffusion layer of a first conductivity type in the first integrated circuit. Next, a second interlayer insulating film covering the first conductive pad and the first interlayer insulating film is formed. Next, contact holes reaching the first conductive diffusion layer in the second integrated circuit are formed through the first and second interlayer insulating layers, and plug ion implantation is performed with impurities of the first conductive type. Subsequently, contact holes reaching the second conductive diffusion layer in the second integrated circuit are formed through the first and second interlayer insulating layers, and plug ion implantation is performed with impurities of the second conductive type. Next, a contact hole reaching the gate of the second integrated circuit is formed through the first and second interlayer insulating films and the gate upper insulating film of the second integrated circuit.

이때, 상기 게이트에 도달하는 콘택홀을 형성하는 단계에서, 상기 제2 층간 절연막을 통해 상기 제1 도전 패드에 도달하는 콘택홀을 함께 형성하는 것이 바람직하다. In this case, in the forming of the contact hole reaching the gate, the contact hole reaching the first conductive pad may be formed together through the second interlayer insulating layer.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and the drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태 로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, and only the embodiments make the disclosure of the present invention complete, and the general knowledge in the technical field to which the present invention belongs. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

먼저, 도 1 내지 도 9를 참조하여, 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명한다.First, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 1 to 9.

도 1 내지 도 9는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 공정순서에 따라 도시한 단면도들이다.1 to 9 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention according to a process sequence.

본 발명의 일실시예에 따른 반도체 소자의 제조 방법은, 먼저, 이 분야에 잘 알려진 기술로 도 1에 도시된 바와 같이, 셀 어레이 영역(A)과 주변 회로 영역(B)을 구비하는 반도체 기판(100) 상에 트랜지스터들(게이트, 소스 및 드레인으로 구성됨) 및 제1 층간 절연막(110)을 형성한다. 일예로서, 상기 트랜지스터들의 게이트(108)는 폴리실리콘(102)과 금속 실리사이드(104)를 적층하여 형성된다.A method of manufacturing a semiconductor device according to an embodiment of the present invention, first, a semiconductor substrate having a cell array region (A) and a peripheral circuit region (B), as shown in FIG. 1, a technique well known in the art. Transistors (composed of a gate, a source, and a drain) and a first interlayer insulating layer 110 are formed on the 100. In one example, the gate 108 of the transistors is formed by stacking polysilicon 102 and metal silicide 104.

여기서, 상기 주변 회로 영역(B)에는 NMOS 트랜지스터 및 PMOS 트랜지스터가 형성된다. 여기서, 상기 주변 회로 영역(B)의 NMOS 및 PMOS 트랜지스터는 상보형 모스 트랜지스터로서, 이들의 각 게이트가 서로 다른 도전형으로 도핑된 구조를 갖는 듀얼 게이트 구조인 것이 바람직하다. 상기 듀얼 게이트 구조의 트랜지스터는 두 장의 마스크를 이용하여 각각 P+와 N+ 이온을 주입하는 공지의 방법으로 형성한다. Here, the NMOS transistor and the PMOS transistor are formed in the peripheral circuit region B. Here, the NMOS and PMOS transistors in the peripheral circuit region B are complementary MOS transistors, and each gate thereof is preferably a dual gate structure having a structure doped with a different conductivity type. The dual gate structure transistor is formed by a known method of implanting P + and N + ions, respectively, using two masks.

또한, 상기 주변 회로 영역(B)의 NMOS 트랜지스터는 n+ 확산층으로 형성된 소스/드레인(117)을 구비하고, 상기 주변 회로 영역의 PMOS 트랜지스터는 P+ 확산층으로 형성된 소스/드레인(116)을 구비한다. In addition, the NMOS transistor in the peripheral circuit region B has a source / drain 117 formed with an n + diffusion layer, and the PMOS transistor in the peripheral circuit region has a source / drain 116 formed with a P + diffusion layer.

이어, 비트 라인 및 스토리지 전극용 도전 패드를 형성하기 위하여, 통상의 사진 식각 공정을 이용하여 상기 셀 어레이 영역(A)의 확산층들(106)에 각각 도달하는 콘택홀들(111a, 111b)을 형성한다. 상기 콘택홀들(111a, 111b) 및 상기 제1 층간 절연막(110)을 덮는 도전물질(예를 들면, 다결정 실리콘)을 형성한 후 상기 도전 물질을 패터닝함으로써, 비트 라인용 도전 패드(112a) 및 스토리지 전극용 도전 패드들(112b) 즉, 플러그들(112)이 형성된다. Subsequently, in order to form conductive pads for the bit line and the storage electrode, contact holes 111a and 111b respectively reaching the diffusion layers 106 of the cell array region A are formed using a conventional photolithography process. do. A conductive material (for example, polycrystalline silicon) covering the contact holes 111a and 111b and the first interlayer insulating layer 110 is formed, and then the conductive material is patterned to form a conductive pad 112a for a bit line; The conductive pads 112b for the storage electrode, that is, the plugs 112, are formed.

다음, 도 2에 도시된 바와 같이, 상기 플러그들(112) 및 제1 층간 절연막(110)을 덮도록 제2 층간 절연막(114)을 형성한다. 이어, 포토레지스트를 도포하고, 제1 마스크를 이용한 사진 식각 공정으로 패터닝하여 상기 주변 회로 영역(B)의 상기 n+ 확산층으로 형성된 소스/드레인(117) 상부의 상기 제2 층간 절연막(114)의 상면을 일부 노출시키는 제1 포토레지스트 패턴(PR1)을 형성한다.Next, as shown in FIG. 2, a second interlayer insulating layer 114 is formed to cover the plugs 112 and the first interlayer insulating layer 110. Next, a photoresist is applied and patterned by a photolithography process using a first mask to form an upper surface of the second interlayer insulating layer 114 on the source / drain 117 formed as the n + diffusion layer of the peripheral circuit region B. The first photoresist pattern PR1 exposing the portions is formed.

다음, 도 3에 도시된 바와 같이, 상기 제1 포토레지스트 패턴(PR1)을 식각 마스크로 하여, 상기 제1 및 제2 층간 절연막(110, 114)을 식각한다. 이때, 상기 식각은 상기 소스/드레인(117)이 노출될 때까지 실시한다. 이에 따라, 상기 NMOS 트랜지스터의 소스/드레인(117)에 도달하는 콘택홀들(127)이 형성된다. 이어, 후속 공정에서 상기 콘택홀들(127)에 금속 채움 공정을 수행할 때 안정적인 오믹 콘택(ohmic contact)이 이루어지도록 플러그 이온 주입 공정을 수행한다. 이때, 상기 플러그 이온 주입을 통해 주입되는 불순물은 n형 불순물이다. 다음, 상기 제1 포 토레지스트 패턴(PR1)을 제거한다. Next, as illustrated in FIG. 3, the first and second interlayer insulating layers 110 and 114 are etched using the first photoresist pattern PR1 as an etching mask. In this case, the etching is performed until the source / drain 117 is exposed. Accordingly, contact holes 127 reaching the source / drain 117 of the NMOS transistor are formed. Subsequently, when a metal filling process is performed on the contact holes 127 in a subsequent process, a plug ion implantation process may be performed to achieve stable ohmic contact. In this case, the impurities implanted through the plug ion implantation are n-type impurities. Next, the first photoresist pattern PR1 is removed.

다음, 도 4에 도시된 바와 같이, 상기 결과물 상에 포토레지스트를 도포하고, 제2 마스크를 이용한 사진 식각 공정으로 패터닝하여 상기 주변 회로 영역(B)의 상기 P+ 확산층으로 형성된 소스/드레인(116) 상부의 상기 제2 층간 절연막(114)의 상면을 일부 노출시키는 제2 포토레지스트 패턴(PR2)을 형성한다.Next, as shown in FIG. 4, a photoresist is applied on the resultant, and patterned by a photolithography process using a second mask to form a source / drain 116 formed of the P + diffusion layer of the peripheral circuit region B. A second photoresist pattern PR2 is formed to partially expose an upper surface of the second interlayer insulating layer 114.

다음, 도 5에 도시된 바와 같이, 상기 제2 포토레지스트 패턴(PR2)을 식각 마스크로 하여, 상기 제1 및 제2 층간 절연막(110, 114)을 식각한다. 이때, 상기 식각은 상기 소스/드레인(116)이 노출될 때까지 실시한다. 이에 따라, 상기 PMOS 트랜지스터의 소스/드레인(116)에 도달하는 콘택홀들(126)이 형성된다. 이어, 후속 공정에서 상기 콘택홀들(126)에 금속 채움 공정을 수행할 때 안정적인 오믹 콘택(ohmic contact)이 이루어지도록 플러그 이온 주입 공정을 수행한다. 이때, 상기 플러그 이온 주입을 통해 주입되는 불순물은 p형 불순물이다. 다음, 상기 제2 포토레지스트 패턴(PR2)을 제거한다. Next, as shown in FIG. 5, the first and second interlayer insulating layers 110 and 114 are etched using the second photoresist pattern PR2 as an etching mask. In this case, the etching is performed until the source / drain 116 is exposed. Accordingly, contact holes 126 are formed to reach the source / drain 116 of the PMOS transistor. Subsequently, when a metal filling process is performed on the contact holes 126 in a subsequent process, a plug ion implantation process is performed to achieve stable ohmic contact. In this case, the impurities implanted through the plug ion implantation are p-type impurities. Next, the second photoresist pattern PR2 is removed.

다음, 도 6에 도시된 바와 같이, 상기 결과물 상에 포토레지스트를 도포하고, 제3 마스크를 이용한 사진 식각 공정으로 패터닝하여 상기 주변 회로 영역(B)에 위치하는 PMOS 및 NMOS 트랜지스터 각각의 게이트(108) 상부와, 셀 어레이 영역(A)에 위치하는 상기 비트 라인용 도전 패드(112a) 상부의 상기 제2 층간 절연막(114)의 상면을 일부 노출시키는 제3 포토레지스트 패턴(PR3)을 형성한다.Next, as shown in FIG. 6, a photoresist is applied on the resultant, patterned by a photolithography process using a third mask, and gates 108 of the PMOS and NMOS transistors located in the peripheral circuit region B, respectively. And a third photoresist pattern PR3 exposing a portion of the upper surface of the second interlayer insulating layer 114 on the bit line conductive pad 112a positioned in the cell array region A.

다음, 도 7에 도시된 바와 같이, 상기 제3 포토레지스트 패턴(PR3)을 식각 마스크로 하여, 상기 제1 및 제2 층간 절연막(110, 114)과 게이트 상부 절연막 (103)을 식각한다. 이때, 상기 식각은 상기 셀 어레이 영역(A)에서는 상기 비트 라인용 도전 패드(112a)가 노출될 때까지 실시하고, 상기 주변 회로 영역(B)에서는 상기 게이트(108)의 폴리실리콘(102)층이 노출될 때까지 실시한다. 즉, 상기 게이트(108) 구조물은 폴리실리콘(102)과 금속 실리사이드(104)가 적층되어 있고, 상기 폴리실리콘(102) 상부에 게이트 상부 절연막(103)이 적층된 구조로서, 상기 폴리실리콘(102)층 상면이 노출되도록 상기 게이트 상부 절연막(103)이 식각되여야 함은 마땅하다.Next, as shown in FIG. 7, the first and second interlayer insulating layers 110 and 114 and the gate upper insulating layer 103 are etched using the third photoresist pattern PR3 as an etching mask. In this case, the etching is performed in the cell array region A until the bit line conductive pad 112a is exposed, and in the peripheral circuit region B, the polysilicon 102 layer of the gate 108 is exposed. Until it is exposed. That is, the gate 108 structure is a structure in which polysilicon 102 and metal silicide 104 are stacked and a gate upper insulating layer 103 is stacked on the polysilicon 102. The gate upper insulating layer 103 should be etched to expose the upper surface of the layer).

이에 따라, 셀 어레이 영역(A)에서의 다이렉트 콘택(Direct contact; DC)(131)과 상기 NMOS 및 PMOS 트랜지스터의 게이트(108)(구체적으로, 폴리 실리콘(102))에 도달하는 콘택홀들(132)이 형성된다. 다음, 상기 제3 포토레지스트 패턴(PR3)을 제거한다.Accordingly, the contact holes reaching the direct contact (DC) 131 in the cell array region A and the gate 108 (specifically, polysilicon 102) of the NMOS and PMOS transistors ( 132 is formed. Next, the third photoresist pattern PR3 is removed.

한편, 상기 비트 라인용 도전 패드(112a)의 상면을 노출시키는 상기 다이렉트 콘택(131)는 본 실시예에서와 같이 상기 게이트 콘택홀들(132)과 함께 형성할 수 있으며, 경우에 따라 별도로 형성할 수도 있다. Meanwhile, the direct contact 131 exposing the top surface of the bit line conductive pad 112a may be formed together with the gate contact holes 132 as in the present embodiment, and may be separately formed in some cases. It may be.

다음, 도 8에 도시된 바와 같이, 상기 콘택홀들(131, 132) 및 제2 층간 절연막(114) 전면에 제1 금속막(118)을 수백 Å 두께로 형성한 후 상기 주변 회로 영역(B)의 소스/드레인들(116, 117)과 상기 제1 금속막(118)에 의해서 오믹층(ohmic layer)으로서 기능하는 금속 실리사이드 층(119)이 형성되도록 열처리 공정이 수행된다. 이에 따라, 소스/드레인들에 연결되는 콘택홀들(126, 127)의 하부면에 금속 실리사이드 층(119)이 각각 형성된다. 상기 제1 금속막(118)은 티타늄(Titanium; Ti) 또는 텅스텐(W) 등의 금속 물질인 것이 바람직하다. Next, as shown in FIG. 8, a first metal layer 118 is formed on the entire surface of the contact holes 131 and 132 and the second interlayer insulating layer 114, and then the peripheral circuit region B A heat treatment process is performed such that a metal silicide layer 119 functioning as an ohmic layer is formed by the sources / drains 116 and 117 of the first and second metal layers 118. Accordingly, metal silicide layers 119 are formed on lower surfaces of the contact holes 126 and 127 connected to the sources / drains, respectively. The first metal layer 118 is preferably a metal material such as titanium (Ti) or tungsten (W).

이때, 열처리가 수행된 후, 상기 콘택홀들(126, 127)의 하부면에 금속 실리사이드 층(119)이 형성된후, 나머지 부분에 남아 있는 미반응된 제1 금속막(118)은 다음 공정이 수행되기 이전에 H₂SO₄ 등의 물질을 이용하여 제거될 수 있다.At this time, after the heat treatment is performed, the metal silicide layer 119 is formed on the lower surfaces of the contact holes 126 and 127, and the unreacted first metal film 118 remaining in the remaining portion is subjected to the following process. It may be removed using a material such as H ₂ SO ₄ before it is carried out.

다음, 도 9에 도시된 바와 같이, 상기 금속 실리사이드 층(119) 및 제1 금속막(118)을 덮도록 제2 금속막을 형성한다. 상기 제2 금속막은 수백 내지 수천 Å 두께로 형성될 수 있다. 상기 제2 금속막은 티타늄 또는 텅스텐 등의 금속 물질인 것이 바람직하다. Next, as shown in FIG. 9, a second metal film is formed to cover the metal silicide layer 119 and the first metal film 118. The second metal film may be formed to a thickness of several hundreds to thousands of micrometers. The second metal film is preferably a metal material such as titanium or tungsten.

이후, 사진 식각 공정을 이용하여 상기 제2 금속막을 패터닝하여 셀 어레이 영역(A)의 비트 라인(120)과 주변 회로 영역(B)의 금속 배선용 도전 패드들(122)을 형성한다. Subsequently, the second metal layer is patterned using a photolithography process to form bit lines 120 in the cell array region A and conductive pads 122 for metal wiring in the peripheral circuit region B. Referring to FIG.

본 발명의 일실시예에 따르면, 금속 배선과 폴리실리콘간에 안정적인 오믹 콘택이 이루어지도록 수행하는 플러그 이온 주입 공정시에 주변 회로 영역(B)의 PMOS 및 NMOS 트랜지스터의 소스/드레인 콘택홀들(126, 127) 하부면에 각각의 마스크(PR1, PR2)를 이용하여 수행하며, 게이트 콘택홀(132) 및 비트 라인용 다이렉트 콘택(DC)(131)은 플러그 이온 주입이 이루어지지 않도록 별도의 마스크(PR3)로 콘택홀을 형성하였다. According to an embodiment of the present invention, the source / drain contact holes 126 of the PMOS and NMOS transistors in the peripheral circuit region B during the plug ion implantation process to perform stable ohmic contact between the metal wiring and the polysilicon. 127) the masks PR1 and PR2 are disposed on the lower surface, and the gate contact hole 132 and the direct contact (DC) 131 for the bit line are separated from the mask PR3 to prevent plug ion implantation. ) To form contact holes.

한편, 본 발명의 일실시예에서, NMOS 트랜지스터의 소스/드레인 콘택을 먼저 형성하고, 이어 PMOS 트랜지스터의 소스/드레인 콘택을 형성하는 것으로 예를 들어 설명하였으나, PMOS 트랜지스터의 소스/드레인 콘택을 먼저 형성하고, 이어 NMOS 트랜지스터의 소스/드레인 콘택을 형성하는 방법을 채용할 수도 있다. 또한, 상기 게이트 콘택홀(132)의 형성은, 비트 라인용 다이렉트 콘택(DC)(131)과 함께 형성시키므로, 비교적 좁은 DC 선폭이 여러 번의 마스크 공정에 따른 클리닝 공정시 DC 폭이 깍여 넓어지는 것을 방지하도록 상기 NMPS 및 PMOS 소스/드레인 콘택을 먼저 형성한 후 수행하는 것이 바람직하다. Meanwhile, in an embodiment of the present invention, the source / drain contact of the NMOS transistor is first formed, and then the source / drain contact of the PMOS transistor is described. For example, the source / drain contact of the PMOS transistor is first formed. Then, a method of forming a source / drain contact of the NMOS transistor may be employed. In addition, since the gate contact hole 132 is formed together with the direct contact (DC) 131 for the bit line, a relatively narrow DC line width is reduced by a wider DC width during the cleaning process according to several mask processes. It is preferable to first form the NMPS and PMOS source / drain contacts to prevent them.

이상, 본 발명을 바람직한 실시예를 들어 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.As mentioned above, although the present invention has been described with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention.

상술한 바와 같이, 본 발명에 따르면, 메모리 소자와 듀얼 게이트 구조의 로직 소자가 함께 구성된 반도체 소자 제조시에 트랜지스터의 게이트 콘택내에 플러그 이온 주입이 이루어지지 않도록 할 수 있다.As described above, according to the present invention, plug ion implantation may be prevented from being performed in a gate contact of a transistor when fabricating a semiconductor device including a memory device and a logic element having a dual gate structure.

Claims

On a semiconductor substrate having a cell array region in which a first integrated circuit having a first conductivity type diffusion layer is formed and a peripheral circuit region in which a second integrated circuit having a first conductivity type diffusion layer and a second conductivity type diffusion layer are formed. Forming a first interlayer insulating film covering the first and second integrated circuits;

Forming a first conductive pad through the first interlayer insulating film to reach a diffusion layer of a first conductivity type in the first integrated circuit;

Forming a second insulating interlayer covering the first conductive pad and the first insulating interlayer;

Forming a contact hole reaching the diffusion layer of the first conductivity type in the second integrated circuit through the first and second interlayer insulating films, and performing plug ion implantation with impurities of the first conductivity type;

Forming a contact hole reaching the diffusion layer of a second conductivity type in the second integrated circuit through the first and second interlayer insulating films, and performing plug ion implantation with impurities of a second conductivity type; And

Forming a contact hole reaching the gate of the second integrated circuit through the first and second interlayer insulating films and the gate upper insulating film of the second integrated circuit.

In claim 1,

Forming a contact hole reaching the gate;

And forming a contact hole that reaches the first conductive pad through the second interlayer insulating film.

In claim 2,

And a contact hole reaching the first conductive pad is a direct contact for bit line connection.

In claim 3,

The second integrated circuit has a dual gate structure.

In claim 1,

The first conductive type is n type, and the second conductive type is a p type semiconductor device manufacturing method.