KR20060027372A

KR20060027372A - Ａｔｓｃｄｔｖ 신호를 디코딩하는 수신기 및 패킷 포매터

Info

Publication number: KR20060027372A
Application number: KR1020057025230A
Authority: KR
Inventors: 바산스 알. 가담; 다그나츄 비루
Original assignee: 코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date: 2003-06-30
Filing date: 2004-06-28
Publication date: 2006-03-27
Also published as: WO2005002229A2; WO2005002229A3; CN100579218C; US20060159183A1; CN1817041A; EP1642461A2; JP2007527137A

Abstract

이중 비트스트림 신호를 수신할 수 있는 텔레비전 수신기에 사용하기 위한 패킷 포매터는 ATSC(Advanced Television Systems Committee) 표준과 호환가능한 표준 스트림 및 로버스트 스트림을 포함한다. 패킷 포매터는 1)이중 비트스트림 신호를 수신하고 이로부터 로버스트 스트림과 관련된 헤더 비트들 및 패리티 비트들을 제거함으로써 제 1 출력 신호를 생성하는 제1 처리 블록; 및 2) 제1 출력 신호를 수신하고 이로부터 로버스트 스트림과 관련된 중복 비트들을 제거함으로써 패킷 포매터의 데이터 경로 출력으로부터 출력되는 제2 출력 신호를 생성하는 제2 처리 블록을 포함한다.

비트스트림 신호, 로버스트 스트림, 표준 스트림, 패킷 포매터, 데이터 디-랜덤화기

Description

ＡＴＳＣＤＴＶ 신호를 디코딩하는 수신기 및 패킷 포매터{Receiver and packet formatter for decoding an ATSC DTV signal}

본 발명은 일반적으로 텔레비전 수신기들에 관한 것이며, 특히, 이중 비트-스트림 ATSC 디지털 텔레비전(DTV) 신호를 디코딩하는 수신기 아키텍쳐 및 패킷 포매터에 관한 것이다.

ATSC(Advanced Television Systems Committee)는 디지털 텔레비전(DTV) 신호들의 지상 방송을 위한 표준으로서 8-VSB(Vestigial Sideband)을 채용한다. 시스템 수행성능을 개선시키고 다수의 비트-스트림들을 반송하는 것과 관련하여 융통성에 대한 브로드캐스터들의 요구를 충족하기 위하여, 필립스 리서치 USA는 역방향 호환 방식으로 기존 표준 비트스트림에 로버스트 비트스트림을 임베드하는 전송 시스템을 제안하였다. 이 시스템은 발명의 명칭이 "Apparatus and Method for Generating Robust ATSC 8-VSB Bit-Streams"인 미국 특허 출원 번호[도킷 넘버 703910] 및 발명의 명칭이 "System and Method for Sending Low Rate Data on a Packet Basis in an 8-VSB Standard Data Packet Stream"인 미국 특허 출원 09/781,486에 개시되어 있다. 출원 번호[도킷 넘버 703910] 및 09/781,486의 개시 내용이 본원에 전반적으로 참조되어 있다. 새로운 전송 시스템은 로버스트니스를 위한 데이터 레이트를 트레이트 오프하는 능력, 역방향-호환가능한 패리티 바이트 생성기를 포함하도록 하는 옵션, 상이한 변조 방식들로부터 선택하도록 하는 옵션, 등을 갖는다.

도 1은 종래 기술의 전형적인 실시예를 따른 종래의 8개의 레벨의 잔류 측파대(8-VSB) 수신기를 도시한 블록도이다. 종래 8-VSB 수신기(100)는 안테나(105), 튜너(110), 필터 및 동기화 검출기 블록(115), NTSC 거부 필터(120), 등화기(125), 위상 추적기(130), 및 동기화 및 타이밍 블록(135)을 포함한다. 수신기(100)는 또한 순방향 에러 정정 섹션(140)을 포함한다. FED 섹션(140)은 트렐리스 디코더(150), 데이터 디인터리버(155), 리드-솔로몬(RS) 디코더(160), 및 데이터 디-랜덤화기(data de-randomizer; 165)를 포함한다. 상이한 제조자들로부터 수신기들은 특히 캐리어 복구 섹션(즉, 튜너(110), 타이밍 복구 섹션(즉, 동기화 및 타이밍 블록(135)) 및 등화기 섹션면에서 이 기본 아키텍쳐로부터 변화된다. 그러나, 수신기(100)의 순방향 에러 정정(FEC) 섹션은 대부분의 수신기들에선 통상적인 것이다.

튜너(110)는 안테나(105)로 인입하는 RF 신호를 수신한다. 튜너(110)는 수신된 RF 신호를 중간 주파수(IF) 신호를 하향 변환시킨다. 필터 및 동기화 검출기 블록(115)는 IF 신호를 필터링하고 이 IF 신호를 디지털 형태로 변환시킨다. 필터 및 동기화 검출기 블록(115)의 출력에서, 검출된 신호는 데이터 심볼들의 스트림을 포함하는데, 여기서 각 심볼은 8개의 레벨 컨스텔레이션에 레벨을 의미한다. 동기화 및 타이밍 블록(135)은 심볼 스트림으로부터 동기화 및 타이밍 신호들을 생성한다. NTSC 거부 필터(120)는 심볼 스트림을 필터링한다. NTSC 거부 필터(120)로부터 필터링된 출력은 등화기(125)에서 등화를 겪고 위상 추적기(130)에서 위상 추적을 겪는다. 트렐리스 디코더(150)는 위상 추적기(130)로부터 복구되어 인코딩된 데이터 심볼들을 트렐리스하여 디코딩하고 데이터 디인터리버(155)는 디코딩된 데이터 바이트들을 디인터리브한다. RS 디코더(160)는 디인터리빙된 데이터 바이트들을 디코딩한다. 최종적으로, RS 디코더(160)의 출력은 데이터 디-랜덤화기(165)에 의해 디-랜덤화되어 종래의 8-VSB 수신기(100)로 원래 전송되는 MPEG 호환가능한 데이터 패킷들을 발생시킨다.

트렐리스 디코더(trellis decoder; 150)는 병렬로 12개의 트렐리스 디코더 블록들을 포함하는데, 각 트렐리스 디코더는 매 12번째 데이터 심볼을 본다. 12개의 트렐리스 디코더 블록들은 위상 추적기(130)로부터 심볼들을 수신하고 데이터 심볼들을 디코딩하여 사전코딩되고 컨볼루션얼 인코딩된 비트들(convolutional encoded bits)을 다시 얻는다. 그 후, 디코딩된 비트들은 바이트들로 그룹화되고 데이터 디인터리버(155)로 통과된다. 데이터 디인터리버(155)는 송신기 컨볼루션얼 인터리버의 역 동작을 수행하는 컨벌루션 디인터리버 회로를 포함한다. 컨볼루션얼 데이터 디인터리버(155)의 출력은 (207바이트들, 187바이트들)t=10RS 디코더(160)로 전송된다. RS 디코더(160)는 패킷 당 최대 10바이트 에러들을 정정할 수 있다. 그 후, RS 디코더(160)는 (패리티 바이트들 없이) 정정된 데이터 패킷들을 데이터 디인터리버(165)로 통과시킨다. 디-랜덤화기(165)는 송신기에서 데이터 랜덤화기에 의해 수행되는 동작을 반전함으로써 트랜스포트 스트림 패킷들을 복구한다. 디-랜 덤화기(165)는 필드 동기화 신호들과 동기화된다.

필립스 리서치 USA에 의해 제안된 새로운 플렉시블 전송 시스템은 동일한 물리적 채널에서 2개의 비트 스트림들을 동시에 전송할 수 있다. 새로운 송신기는 ㅂ브로드캐스터에 의해 수정될 수 있는 MODE, TR, NRP, NRS 등과 같은 어떤 신호 파라미터들을 포함한다. MODE는 새로운 스트림을 위하여 사용되는 변조 유형을 규정하며, TR은 사용되는 부가적인 코딩 레이트를 규정하며, NRP는 필드 당 새로운 스트림 패킷들의 수를 규정하며, NRS는 역방향-호환가능한 패리티 바이트 생성기(BCPBG)의 존재를 규정한다. 새로운 ATSC 송신기에 의해 전송되는 신호들을 디코딩하기 위한 임의의 수신기는 상이한 비트-스트림들의 심볼들 및 바이트들을 식별하여 추적하는 메커니즘을 가져야만 한다. 이와 같은 수신기는 또한 구현방식 제약들 내에서 최적으로 2개의 비트-스트림들을 디코딩할 수 있어야만 한다. 이들 요건들은 도1에서 수신기(100)의 종래의 아키텍쳐가 새로운 제어 및 신호 처리 블록들을 포함하도록 수정되어야 한다는 것을 의미한다.

새로운 듀얼 스트림 송신기들의 요건들에 부합하도록, 본 발명은 새로운 수신기 패킷 포매터, 새로운 로버스트 데이터 디인터리버, 및 새로운 데이터 디-랜덤화기를 포함하는 새로운 ATSC 수신기를 도입한다. 본 발명의 원리들을 따른 수신기는 하드웨어뿐만 아니라 소프트웨어(즉, 디지털 신호 처리기 실시예)로 구현될 수 있다. 이중 스트림 VSB 수신기는 새로운 ATSC 송신기에 의해 전송되는 표준 비트-스트림 및 로버스트 스트림을 디코딩할 수 있다. 이중 스트림 VSB 수신기는 또한, 기존의 송신기에 의해 전송되는 종래의 ATSC 신호를 디코딩할 수 있다. 새로운 수 신기는 또한 의사 2-VSB 비트-스트림을 이용하여 8-VSB 비트-스트림의 수행성능을 개선시킨다.

종래 기술의 상술된 결점들을 처리하기 위하여, 본 발명의 주 목적은ATSC(Advanced Television Systems Committee) 표준과 호환가능한 표준 스트림 및 로버스트 스트림을 포함하는 이중 비트스트림 신호를 수신할 수 있는 텔레비전 수신기에 사용하기 위한 패킷 포매터를 제공하는 것이다. 본 발명의 유용한 실시예를 따르면, 이 패킷 포매터는 1)이중 비트스트림 신호를 수신하고 이로부터 로버스트 스트림과 관련된 헤더 비트들 및 패리티 비트들을 제거함으로써 제 1 출력 신호를 생성하는 제 1 처리 블록; 및 2) 제 1 출력 신호를 수신하고 이로부터 로버스트 스트림과 관련된 중복 비트들을 제거함으로써 패킷 포매터의 데이터 경로 출력으로부터 출력되는 제2 출력 신호를 생성하는 제2 처리 블록을 포함한다.

본 발명의 일 실시예를 따르면, 패킷 포매터는 미리 결정된 지연 시간만큼 표준 스트림 바이트들을 지연시킨 후 표준 스트림과 관련된 바이트들을 패킷 포매터의 데이터 경로 출력으로 통과시킨다.

본 발명의 다른 실시예를 따르면, 패킷 포매터는 로버스트 스트림에서 패리티 비트들의 위치들을 결정할 수 있는 제3 처리 블록을 포함한다.

본 발명의 또 다른 실시예를 따르면, 제3 처리 블록은 또한 로버스트 스트림에서 헤더 비트들의 위치들을 결정할 수 있다.

본 발명의 또한 다른 실시예를 따르면, 제3 처리 블록은 룩업 테이블을 포함한다.

본 발명의 제4 실시예를 따르면, 패킷 포매터는 패킷 포매터 이후의 다음 처리 블록들에 의해 사용되는 패킷 식별 정보를 발생시켜 출력시킨다.

본 발명의 또 다른 주목적은 ATSC(Advanced Television Systems Committee) 표준과 호환가능한 표준 스트림 및 로버스트 스트림을 포함하는 이중 비트스트림 신호를 수신할 수 있는 텔레비전 수신기에 사용하기 위한 데이터 디-랜덤화기를 제공하는 것이다. 본 발명의 유용한 실시예를 따르면, 데이터 디-랜덤화기는: 1) 표준 스트림과 관련된 바이트들을 디-랜덤화할 수 있는 표준 디-랜덤화기; 2)로버스트 스트림과 관련된 바이트들을 디-랜덤화할 수 있는 로버스트 디-랜덤화기를 포함한다.

이하의 본 발명의 상세한 설명을 설명하기 전, 본 특허 문헌에 사용되는 어떤 단어들 또는 구들의 정의를 설명하는 것이 유용하다. 용어들 "포함하다" 및 "구비하다" 뿐만아니라 이의 파생어들은 제한됨이 없이 포함을 의미한다. 용어 "또는"은 및/또는을 의미한다. 구들"과 관련된", "이와 관련된", 뿐만 아니라 이들의 파생어들은 포함, 내에 포함되는, 과 상호접속, 속함, 내에 속하는, 에 또는 과 접촉, 에 결합 또는 과 결합, 과 통신, 과 협동, 인터리브, 병치, 에 근접, 에 또는 과 접합, 갖다, 의 특성을 갖는 등을 의미한다. 용어 "제어기"는 장치가 하드웨어, 펌웨어, 소프트웨어 또는 이들의 적어도 2개의 어떤 조합으로 구현되든지 관계 적어도 한가지 동작을 제어하는 임의의 장치, 시스템 또는 부품을 의미한다. 임의의 특정 제어기와 관련된 기능은 국부적으로 또는 원격적이든지 간에 집중 또는 분산형일 수 있다. 특정 단어들 또는 구들의 정의는 이 특허 문헌 전반에 걸쳐서 제공되고 당업자는 이와 같은 정의들이 이와 규정된 단어들 및 구들의 장차 사용뿐만 아니라 종래에 대한 예들로서 다양하게 적용될 수 있다는 것을 이해할 것이다.

본 발명 및 본 발명의 장점들을 더욱 완전하게 이해하도록 하기 위하여, 유사한 물체들에 동일한 번호들이 병기된 첨부 도면과 관련하여 이하에서 설명될 것이다.

도 1은 종래 기술의 전형적인 실시예를 따른 종래 8개의 레벨의 잔류 측파대(8-VSB) 수신기를 도시한 도면.

도 2는 본 발명의 전형적인 실시예를 따른 8개의 레벨의 잔류 측파대(8-VSB) 수신기의 순방향 에러 정정(FEC) 블록을 도시한 도면.

도 3은 본 발명의 전형적인 실시예를 따른 8-VSB의 생성 td_hd_sd 블록을 더욱 자세하게 도시한 블록도.

도 4a는 본 발명의 전형적인 실시예를 따른 8-VSB 수신기의 패킷 포매터 블록을 더욱 상세하게 도시한 블록도.

도 4b는 본 발명의 전형적인 실시예를 따른 패킷 포매터 블록에서 제거 헤더 및 패리티 플레이스 홀더 처리 블록의 (파라미터들의 하나의 특정 세트에 대한) 동작을 도시한 블록도.

도 4c는 본 발명의 전형적인 실시예를 따른 패킷 포매터 블록에서 제거 중복 비트들 처리 블록의 동작을 도시한 블록도.

도 5는 본 발명의 전형적인 실시예를 따른 8-VSB의 로버스트 디인터리버 블록을 더욱 상세하게 도시한 논리도.

도 6은 본 발명의 전형적인 실시예를 따른 8-VSB 수신기의 로버스트 디인터리버 블록을 더욱 상세하게 도시한 블록도.

도 7은 본 발명의 전형적인 실시예를 따른 8-VSB 수신기의 디-랜덤화기 블록을 더욱 상세하게 도시한 도면.

이 특허 문헌에서 본 발명의 원리들을 설명하기 위하여 사용되는 각종 실시예들 및 후술되는 도 2 내지 도 7은 단지 예이지 본 발명의 범위를 제한하는 것으로 어떤 식으로든 해석되어서는 안된다. 당업자는 본 발명의 원리가 임의의 적절하게 배열된 ATSC 디지털 텔레비전 수신기에서 구현될 수 있다는 것을 이해할 것이다.

도 2는 본 발명의 전형적인 실시예를 따른 8개의 레벨의 잔류 측파대(8-VSB) 수신기(200)의 순방향 에러 정정(FEC) 섹션의 선택된 부분을 도시한 블록도이다. 수신기(200)의 수신기 프론트-엔드는 도1(즉, 튜너(110), 필터 및 동기화 검출기(115), NTSC 거부 필터(120), 등화기 등)에서 종래의 수신기(100)의 수신기 프론트-엔드와 유사하다. 도2에 도시된 단지 수신기 프론트-엔드 구성요소는 등화기(210) 이다. 간결성 및 명료성을 위하여, 새로운 8-VSB 수신기(200)의 나머지에 대한 설명은 본원에서 반복되지 않는다.

수신기(200)의 순방향 에러 정정(FEC) 섹션은 트렐리스 디코더(200), 컨볼루션얼 디인터리버(230), 패킷 포매터(240), 로버스트 디인터리버(250), 리드-솔로몬(RS) 디코더(260) 및 디-랜덤화기(270)를 포함한다. 수신기(200)의 FEC 섹션은 동기화 검출기(272), 생성 td_hd_sd 블록(274), 디코드 동기화 헤더 블록(276), 생성 ps_hd_sd 블록(278)을 더 포함한다. 수신기(200)의 FEC 섹션은 새로운 이중 비트-스트림 VSB 송신기에 의해 전송되는 신호들을 디코딩할 수 있다. 도 2에 도시된 바와 같이, 신호 처리 경로(또는 데이터 경로)에서 기능 블록들의 대부분은 종래 기술의 수신기(100)의 기존 아키텍쳐로부터 도출된다. 이들 블록들의 기능성은 2개의 비트 스트림들의 디코딩을 지원하도록 향상된다. 이외에도, 새로운 신호 처리 블록들은 로버스트 비트-스트림 패킷들을 처리하도록 가산된다.

제어 경로내의 블록들은 상이한 비트-스트림들에 속하는 심볼들 및 바이트들을 식별 및 처리하도록 사용된다. 제어 경로 내의 블록들은 동기화 검출기(272), 생성 td_hd_sd 블록(274), 디코드 동기화 헤더 블록(276), 및 생성 ps_hd_sd 블록(278)이다. 데이터 경로 내의 블록들은 트렐리스 디코더(220), 컨볼루션얼 디인터리버(230), 패킷 포매터(240), 로버스트 디인터리버(250), RS 디코더(260), 및 디-랜덤화기(270)이다. 도2에서, 제어 신호 경로들(281-290)은 점선들로 도시되고 데이터 경로들(291-297)은 실선들로 도시된다. 등화기(210), 트렐리스 디코더(220), 및 동기화 검출기(272)는 심볼 클럭에 대해 동작하는 반면에, 데이터 경로 내의 기 능 블록들의 나머지는 바이트 클럭에 대해 동작한다. 동기화 검출기(272)는 필드 동기화 신호 및 세그먼트 동기화 신호를 검출한다. 도2의 기능적인 블록들 모두는 필드 동기화 신호 및 세그먼트 동기화 신호와 동기화된다.

디코드 동기화 헤더 블록(276)은 필드 동기화 헤더를 디코딩하여 제어 신호 경로(283)상에 출력되는 MODE, TR, NRS 및 NRP 파라미터들을 추출한다. 디코딩된 MODE, TR, NRP 및 NRS 파라미터들은 제어 경로 신호(283)를 통해서 생성 td_hd_sd 블록(274), 트렐리스 디코더(220), 및 생성 ps_hd_sd 블록(278)으로 전송된다. 디코드 동기화 헤더 블록(276)은 또한 수신된 신호가 새로운 이중 비트-스트림 ATSC 송신기 또는 종래 기술의 송신기에 전송되는지를 결정한다.

도 3은 본 발명의 전형적인 실시예를 따른 8-VSB 수신기(200)의 생성 td_hd_sd 블록(274)을 도시한다. 생성 td_hd_sd 블록(274)은 블록(310)에서 생성 hd_sd, 컨볼루션얼 비트 인터리버(315) 및 트렐리스 인터리버(320)를 포함한다. 이들 블록들의 기능성은 송신기에서 대응하는 블록들과 매우 유사하다. 생성 td_hd_sd 블록(274)은 트렐리스 디코더(220) 및 등화기(210)에 의해 사용하기 위한 제어 신호 경로(281) 상에 td_hd_sd 제어 신호를 생성한다. td_hd_sd 제어 신호는 심볼 당 변화되고 등화기(210) 및 트렐리스 디코더(220)에서 심볼이 표준 스트림 또는 새로운 이중 비트-스트림에 속하는지를 결정하는데 사용된다. td_hd_sd 제어 신호는 필드 동기화 신호와 동기된다.

생성 hd_sd_in 블록(310)은 제어 신호 경로(283) 상에서 수신되는 MODE, TR, NRP, 및 NRS 파라미터들을 토대로 패킷 레벨에서 제어 정보를 발생시킨다. 생성 hd_sd_in 블록(210)의 출력은 패킷이 새로운 스트림(NS)에 속한다면 논리 1로 설정되고 패킷이 표준 스트림(SS)에 속한다면 논리 0과 동일하게 된다. 생성 hd_sd_in 블록(310)Z만이 백-엔드 로크가 얻어질때에만 시작되고 필드 동기화 및 세그먼트 동기화 신호들과 동기된다.

컨볼루션얼 비트 인터리버(315)는 메모리 소자가 1 바이트 대신에 1비트인 것을 제외하면 표준에서 규정된 컨볼루션얼 바이트 인터리버와 유사하다.컨볼루션얼 비트 인터리버(315)는 데이터 경로 내의 컨볼루션얼 인터리버를 통해서 2비트 스트림들에 속하는 바이트들을 추적한다. 컨볼루션얼 비트 인터리버(315)는 생성 hd_sd_in 블록(310)의 출력을 인터리빙한다.

트렐리스 인터리버(320)는 12-심볼 트렐리스 인터리버 회로를 구현한다. 트렐리스 인터리버의 출력은 제어 신호 경로(281) 상의 td_hd_sd 제어 신호이다. td_hd_sd 제어 신호는 트렐리스 디코더(220) 입력 심볼(또는 등화기(210) 출력 심볼)이 새로운 스트림(NS)에 속할 때 0(즉, 1, 2 또는 3) 보다 크다. td_hd_sd 제어 신호는 트렐리스 디코더(220) 입력 심볼이 표준 스트림(SS)에 속할 때 0과 동일하게 된다. 등화기(210)는 td_hd_sd 제어 신호를 사용하여 심볼의 더욱 양호한 추정값을 얻고 트렐리스 디코더(220)는 td_hd_sd 제어 신호를 메트릭 계산들을 사용한다. 생성 td_hd_sd 블록(274)의 출력은 트렐리스 디코더(220)로의 입력과 완전하게 동기화되어야 한다. 이 출력은 제 1 유효 데이터 심볼이 트렐리스 디코더(220)의 입력에서 나타날 때까지 발생되어야 한다.

생성 ps_hd_sd 블록(278)은 제어 신호 경로(285) 상에서 ps_hd_sd 제어 신호 를 생성한다. 생성 ps_hd_sd 블록(278)은 생성 ps_hd_sd 블록(278)이 컨볼루션 인터리버(230) 출력 동기화 신호와 동기화되는 것을 제외하면 생성 hd_sd_in 블록(310)과 유사하다. 생성 ps_hd_sd 블록(278)은 디인터리버(230) 시작/리셋 신호를 토대로 각 필드상에서 리셋된다. ps_hd_sd 제어 신호는 데이터 경로에서 컨볼루션얼 디인터리버(230)을 따른 블록의 처리를 제어하기 위하여 사용된다.

트렐리스 디코더(220)는 비터비 알고리즘을 토대로 한 것이고, 컨볼루션얼 인코딩된 심볼을 디코딩하도록 사용된다. 트렐리스 디코더(220)는 등화기(210)로부터 등화된 심볼들을 수신하며, 디코드 동기화 헤더 블록(276)으로부터 제어 신호 경로 상에서 MODE, TR, NRP, 및 NRS 제어 신호들을 수신하고 제어 신호 경로(281) 상에서 생성 td_hd_sd 블록(274)으로부터 td_hd_sd 제어 신호를 수신한다. 트렐리스 디코더(220)는 소프트 판정 디코딩을 사용하여 수신된 심볼들을 디코딩한다. 종래의(종래 기술의) 수신기(100)의 트렐리스는 레이트-2/3 트렐리스 인코딩된 심볼들에 대응하는 비트들 만을 디코딩하여야 한다. 새로운 이중 비트-스트림 수신기(200)에서, 트렐리스 디코더(200)는 표준 비트-스트림 비트들뿐만 아니라 로버스트 비트-스트림 비트들을 디코딩할 수 있어야만 한다. 로버스트 비트-스트림 비트들은 의사 2-VSGB, E-VSB 등과 같은 상이한 인코딩 방식들을 사용하여 인코딩된다. 로버스트 스트림에 대한 대부분의 수행성능 이득은 로버스트 코딩을 통해서 얻어진다. 트렐리스 디코더(220)는 수행성능면에서 어떠한 손실없이 모든 비트-스트림들을 디코딩한다.

종래의 수신기에서 처럼, 트렐리스 디코더(220)는 병렬의 12개의 트렐리스 디코더 회로들을 포함하는데, 각 디코더는 매 12번째 심볼을 본다. 트렐리스 디코더(220)는 td_hd_sd 제어 신호를 사용하여 수신된 심볼이 표준 스트림 심볼 또는 로버스트 스트림 심볼으로서 인코딩되는지를 결정한다. 트렐리스 디코더(220)는 상이한 동작 모드들을 위한 상이한 메트릭 계산 방법들을 사용한다. 디코딩된 비트들은 바이트들로 어셈블되고 나서 컨볼루션 디인터리버(230)로 통과된다.

컨볼루션얼 디인터리버(230)는 종래 기술의 수신기에서 종래의 디인터리버와 동일한 기능을 수행한다. 컨볼루션얼 디인터리버(230)는 트렐리스 디코더(220)로부터 데이터 경로(293) 및 제어 신호 경로(286)를 통해서 데이터 및 제어 신호들을 수신한다. 컨볼루션얼 디인터리버(230)는 동일한 알고리즘(즉, 컨볼루션얼 디인터리버(230)는 SS 바이트들 및 NS 바이트들 간을 구별하지 못한다) 표준 스트림(SS) 바이트들 및 새로운 스트림(NS) 바이트들을 디인터리브한다. 그 후, 디인터리빙된 데이터 및 지연된 제어 신호들은 패킷 경로(294) 및 제어 신호 경로(287) 각각을 통해서 패킷 포매터(240)으로 전송된다. 컨볼루션얼 디인터리버(230)로부터의 제어 신호들은 또한 제어 신호 경로(284)를 통해서 생성 ps_hd_sd 블록(278)으로 전송된다.

도 4a는 본 발명의 전형적인 실시예를 따른 8-VSB 수신기(200)의 패킷 포매터(240)를 더욱 상세하게 도시한 블록도이다. 패킷 포매터(240)는 제거 헤더 및 패리티 플레이스 홀더(PPH) 처리 블록, PPH 계산/룩업 테이블(LUT) 처리 블록(420) 및 제거 중복 비트들 처리 블록(430)DF 포함한다. 수신기(200) 내의 패킷 포매터(240)는 송신기 패킷 포매터(TxPF)의 역동작을 수행한다. ATSC 송신기에서, 송신기 패킷 포매터는 로버스트 패킷들의 비트들을 중복하여, 정보 비트들이 항상 송신기 내의 트렐리스 인코더를 위한 LSB 위치들(6, 4, 2, 0)에 배치되도록 한다. 이 변환 때문에, 각 로버스트 정보 패킷은 2개의 로버스트 패킷들로 변환된다. 역방향 호환성 요건들(즉, NRS=1일 때)을 충족하기 위하여, TxPF는 또한, 중복 단계 후 각 새로운 로버스트 패킷에 23개의 부가적인 바이트들을 삽입한다.

수신기 패킷 포매터(240)(RxTF)는 데이터 경로에 컨볼루션얼 디인터리버(230) 다음에 배치된다. 표1은 MODE, TR 및 NRS 파라미터들의 상이한 조합들을 위한 패킷 포매터(240)이 기능을 도시한 것이다. 새로운 스트림(NS)은 로비스트 비트-스트림(MODE=2 또는 3일 때) 또는 임베딩된 비트-스트림(MODE=1일 때)중 어느 하나와 관계한다. 패킷 포매터(240)는 단지 새로운 스트림(NS)에 속하는 바이트들 및 패킷들을 리포맷한다. 표준 스트림(SS)에 속하는 바이트들은 단지 적절한 지연으로 통과된다. 패킷 포매터(240)는 또한 데이터 경로에서 다음 처리 블록들에 의해 사용될 패킷 식별을 위한 제어 정보를 발생시킨다. 이하의 설명은 MODE=2 또는 3을 위한 처리를 논의한다. 새로운 스트림은 로버스트 정보(RI) 패킷들 및 로버스트 NULL(RN) 패킷들로 구성된다. ps_hd_sd 제어 신호는 바이트들이 표준 스트림(SS) 또는 새로운 스트림(NS)에 속하는지를 결정한다.

[표 1] 상이한 파라미터 조합들을 위한 패킷 포매터(240) 기능

모드	TR	NRS	기능
0	0/1	0/1	통과
1	0	0	2NS 패킷들을 1 로버스트 정보 패킷 및 1 임베딩된 정보 패킷으로 변환
1	0	1	9NS 패킷들을 4 로버스트 정보 패킷, 4 임베딩된 정보 패킷 및 1 NULL 패킷으로 변환
2,3	0	0	2NS 패킷들을 1 로버스트 정보 패킷 및 1 NULL 패킷으로 변환
	0	1	9NS 패킷들을 4 로버스트 정보 패킷 및 5 NULL 패킷들로 변환
	1	0	4NS 패킷들을 1 로버스트 정보 패킷 및 3 NULL 패킷들로 변환
	1	1	9NS 패킷들을 2 로버스트 정보 패킷들 및 7 NULL 패킷들로 변환

NRS=1일 때, PPH 계산자/LUT 처리 블록(420)은 역방향 호환가능한 패리티 바이트 생성자(BCPBG)에 의해 삽입되는 부가적인 패리티 바이트들 및 헤더 바이트들을 식별한다. 그 후, 제거 헤더 및 PPH 처리 블록(410)은 부가적인 패리티 바이트들 및 헤더 바이트들을 제거한다. 그 후, 제거 중복 비트들 처리 블록(430)은 모든 로버스트 바이트들로부터 중복 비트들을 제거한다.

도 4b는 본 발명의 하나의 전형적인 실시예를 따른 패킷 포매터(240)에서 제거 헤더 및 패리티 플레이스 홀더(PPH) 처리 블록(410)의 전형적인 동작을 도시하는 블록도이다. 제거 헤더 및 PPH 처리 블록(410)은 패리티 플레이스 홀더(PPH)바이트들 및 헤더(HDR) 바이트들을 로버스트 패킷(441), 로버스트 패킷(442) 및 로버스트 패킷(443)의 부분으로부터 제거하여 패킷(444) 및 패킷(445)을 발생시킨다. 그 후, 제거 중복 비트들 처리 블록(430)은 패킷(444 및 445)으로부터 중복 비트들을 제거하여 로버스트 정보(RI) 패킷(446)을 발생시킨다.

도 4b는 NRP=162(1100)을 위한 동작을 도시한다. 제거 헤더 및 PPH 처리 블 록(410)은 NRS=1일 때에만 활성화된다. 제거 헤더 및 PPH 처리 블록(410)은 PPH 계산자/LUT 처리 블록(420)으로부터 정보를 사용하여 인입하는 바이트가 데이터 스트림에, 부가적인 헤더 바이트들에 또는 BCPBG 패리티 바이트들에 속하는지를 결정한다. 인입하는 로버스트 패킷의 제1의 3 바이트들은 부가적인 헤더 바이트들이 됨으로, 패킷들로부터 제거된다. 패리티 플레이스 홀더(PPH) 위치 번호는 프레임 내의 NS 패킷 위치에 좌우된다. PPH 위치 번호는 패킷 내의 인입하는 바이트 위치와 비교된다. 위치 번호 및 인입하는 바이트 위치가 정합하면, 이 바이트는 드롭되고 이 비교는 룩업 테이블[LUT]의 다음 위치로 이동된다. LUT는 프레임에서 상이한 패킷 위치들을 위한 PPH 위치 번호들을 포함한다.

도 4c는 본 발명의 전형적인 실시예를 따른 패킷 포매터(240)에서 제거 중복 비트들 처리 블록(430)의 동작을 도시한 블록도이다. 제거 중복 비트들 처리 블록(430)은 MODE=2 또는 3일 때의 모든 경우들에서 인보크(invoke)된다. 제거 헤더 및 PPH 처리 블록(410)이 부가적인 3 헤더 바이트들 및 20 패리티 바이트들을 제거한 후, 패킷(440)(패킷 0) 및 패킷(445)(패킷 1)의 나머지 바이트들은 중복 비트들 처리 블록(430)을 제거하도록 전송된다. 도4c는 TR=0을 갖는 전형적인 경우에 대해서 제거 중복 비트들 처리 블록(430)의 동작을 도시한 것이다. 이 예에서, 제거 중복 비트들 처리 블록(430)은 바이트들의 쌍들(예를 들어, 바이트 0₀ 및 바이트 0₁)을 결합함으로써 패킷 0 및 패킷 1을 처리하여, 각 바이트 쌍으로부터 LSBs(비트들 6, 4, 2, 0)을 선택한다.

다음에, 제거 중복 비트들 처리 블록(430)은 바이트들을 그룹화함으로써, 207개의 바이트 로버스트 정보(RI) 패킷으로 형성되고(예를 들어, 바이트 0) 각 RI 패킷을 NULL 패킷들과 함께 데이터 경로 내의 다음 블록들에 전송한다. NULL 패킷들은 제로-값의 바이트들로 구성된다. NULL 패킷 헤더들은 나중에 디-랜덤화기(270)에 의해 수정되어, 이들이 NULL 패킷들로서 MPEG 디코더에 나타나도록 한다. 패킷 포매터(240)의 출력에서 로버스트 정보 패킷들 및 NULL 패킷들의 순서는 NRS=1의 경우에 대해서 표 2에 도시된다. 이 패턴은 매 9NS 패킷들마다 반복된다(즉, 4 RI + 5 NULL 패킷들).

[표 2] NRS=1일 때 패킷 수를 토대로 한 로버스트 패킷들의 분류

로버스트 패킷 # mod 9 (rob_pac_ cnt )	송신기 PF 입력에서 패킷 유형	수신기 PF 출력에서 패킷 유형
0	로버스트 정보(RI)	플레이스 홀더(NULL)
1	플레이스 홀더(NULL)	플레이스 홀더(NULL)
2	로버스트 정보(RI)	로버스트 정보(RI)
3	플레이스 홀더(NULL)	플레이스 홀더(NULL)
4	로버스트 정보(RI)	로버스트 정보(RI)
5	플레이스 홀더(NULL)	플레이스 홀더(NULL)
6	로버스트 정보(RI)	로버스트 정보(RI)
7	플레이스 홀더(NULL)	플레이스 홀더(NULL)
8	플레이스 홀더(NULL)	로버스트 정보(RI)

수신기 패킷 포매터(240) 처리는 다음 예에 의해 더욱 명백하게 설명된다. 다음 파라미터들을 갖는 경우를 고려하라: MODE=3, TR=0, NRS=1 및 NRP=54. 표3은파라미터 세트를 위한 송신기 패킷 포매터(TxPF)로의 입력(I/P)에서, 수신기 패킷 포매터(240)(RxPF) 로의 입력(I/P)에서, 및 RxPF의 출력(O/P)에서 패킷들의 순서화를 도시한 것이다. 표3에서, "RI"는 로버스트 정보 패킷들을 표시하며, "RN"은 NULL 패킷들을 표시하며, "Std"는 표준 스트림 패킷들을 표시하고, "Rob"은 인코딩된 로버스트 패킷들을 표시한다. 패킷 0은 필드 동기화 신호 후에 제 1 패킷에 대응한다.

[표 3] 송신기 및 수신기의 상이한 지점들에서 선택된 파라미터들을 위한 전형적인 패킷 순서화

NRP=54는 54*4/9=24 RI 패킷들 및 TxPF로의 입력에서 각 필드 내의 54-24=30 RN 패킷들이 존재한다는 것을 표시한다. TxPF는 RI 및 RN 패킷들을 포매팅하여

버스트 패킷들("Rob"이라 칭함)을 형성한다. 수신기는 칼럼 "I/P 내지 RxPF"에 도 시된 순서로 이들 패킷들을 수신한다. RI 0 내의 정보가 Rob 0, Rob 1 및 Rob2 패킷들로 확산되기 때문에, 수신기 패킷 포매터(240)는 RI O를 생성할 수 있기 전 Rob 2 패킷을 수신할 때까지 대기하여야 한다. 그러므로, Rob0 및 Rob1의 지속기간 동안, 패킷 포매터(240)는 NULL(모두 제로) 패킷들을 송출한다. 수신기(200)가 Rob 8 패킷을 얻으면, 수신기(200)는 RI3을 재생할 수 있다. 이는 9개의 로버스트 패킷들을 4 RI 패킷들로 변환시키는 공정을 완료한다. 그 후, 패킷 포매터(240)는 로버스트 패킷들의 다음 그룹을 처리하기 시작한다. 칼럼 "RxPF의 O/P"는 패킷 포매터(240)의 출력에서 로버스트 정보 패킷들의 순서를 도시한 것이다.

수신기 패킷 포매터(240)는 로버스트 정보 패킷들에서 2개의 로버스트 패킷들의 고정된 지연을 발생시킨다. 이 지연은 패킷들의 수와 관련하여 가변될 수 있는데, 그 이유는 로버스트간 패킷 간격이 고정되어 있지 않기 때문이다. 표4는 상이한 NRP 값들을 위한 지연을 도시한 것이다. 이 지연은 데이터 경로 아래의 디-랜덤화기에 영향을 미칠 것이다. 다음의 섹션들은 수정된 디-랜덤화 방식을 설명하는데, 이는 RxPF에 의해 발생되는 지연을 고려한다.

[표 4] 상이한 NRP값들에 대한 패킷 포매터(240)에 의해 발생되는 지연

NRP	인터 - 로버스트 패킷 스페이싱	지연(패킷)
0000	0	0
0001	4	8
0010	4	8
0011	4	8
0100	4	8
0101	4	8
0110	4	8
0111	4	8
1000	4	8
1001	2	4
1010	2	4
1011	2	4
1100	1	2
1101	1	2
1110	1	2
1111	1	2

도 5는 본 발명의 전형적인 실시예를 따른 8-VSB 수신기(200)의 로버스트 디인터리버(250)을 더욱 상세하게 도시한 논리도이다. 로버스트 디인터리버(250)는 로버스트 스트림에 속하는 바이트들만을 처리하는 새로운 신호 처리 블록이다. 로버스트 디인터리버(250)는 구조면에서 표준 디인터리버와 유사하다. 로버스트 디인터리버(250)는 69와 동일한 로우들의 수 및 3과 동일한 블록의 크기를 갖는 컨볼루션얼 디인터리버를 포함한다. 도5에 도시된 예에서, M=3, B=69, 및 N=207이다. 로버스트 디인터리버(250)는 패킷 포매터(240)로부터 데이터 경로(295) 및 제어 신호 경로(288) 각각을 통해서 데이터 및 제어 신호들을 수신한다. 로버스트 디인터리버(250) 만이 로버스트 정보(RI) 패킷들에 속하는 바이트들을 처리하고 (NULL 패킷들 및 SS에 속하는)모든 다른 바이트들을 적절하게 지연(처리 지연)시킨다. 신호가 송신기에서 로버스트 인터리버 없이 인코딩되면, 옵션은 바이-패스 모드로 로버스트 디인터리버(250)를 동작시키도록 제공된다. 로버스트 디인터리버(250)는 로버스트 스트림을 위한 초기 지연의 가변량을 발생시킨다. 이 지연은 NRP 파라미터에 좌우된다. 로버스트 디인터리버(250)는 필드 동기화 및 패킷 포매터(240) 출력 제어 신호들을 사용하여 필드 내의 제 1 RI 패킷의 제 1 데이터 바이트와 동기한다. 로버스트 인터리빙이 표준 인터리빙 상부에 있기 때문에, 로버스트 비트 스트림은 버스트 에러들에 대해 높은 에러 허용성을 갖는다.

도 6은 본 발명의 전형적인 실시예를 따른 8-VSB 수신기(250)의 로버스트 디인터리버(250)를 더욱 상세하게 도시한 블록도이다. 로버스트 디-인터리버(250)는 디멀티플렉서(De-MUX)(610), 메모리(620), 멀티플렉서(MUX)(630), 레이턴시 룩업 테이블(LUT)(640), 및 생성 시작 신호 처리 블록(650)을 포함한다. 로버스트 디인터리버(250)는 패킷 포매터(240)으로부터 데이터 및 제어 신호들을 수신하여 디인터리빙된 데이터 및 제어 신호들을 RS 디코더(260)로 송출한다. 로버스트 디인터리버(250)는 ps_hd_sd 제어 신호(제어 신호 경로(285)) 및 rob_pac_cnt 제어 신호(제어 신호 경로(288))를 사용하여 인입 데이터를 디멀티플렉스한다. ps_hd_sd 제어 신호는 인입하는 바이트가 새로운 스트림(NS) 또는 표준 스트림(SS)에 속하는지를 결정한다. rob_pac_cnt 제어 신호는 바이트가 RI 패킷에 속하는지 또는 NS 내의 RN 패킷에 속하는지를 결정한다. 로버스트 디인터리버(250)는 제어 신호들이 바이트가 RI 패킷에 속한다는 것을 표시하는 경우 인입하는 데이터 바이트를 메모리(620)에 전송한다. 그렇치 않다면, 데이터는 변경되지 않은채 통과된다. 멀티플렉서(630)는 ps_hd_sd 및 rob_pac_cnt 제어 신호들이 바이트가 RI 패킷에 속한다는 것을 표시하는 경우 메모리(620)로부터 데이터를 판독한다. 그렇치 않다면, 멀티플렉서(630)는 디멀티플렉서(610)의 출력으로부터 데이터를 판독한다.

로버스트 디인터리버(250)는 필드에서 제1 RI 패킷의 제1 데이터 바이트의 위치를 표시하기 위하여 신호를 생성해야만 한다. 필드 내의 제1 RI 데이터 바이트이 위치는 2개의 팩터들, 즉 로버스트 인터리버 크기 및 파라미터들(TR, NRS, NRP)에 좌우된다. 로버스트 인터리버 크기는 고정되어, RI 패킷들과 관련하여 고정된 지연으로 된다. 이 지연(바이트들에서)은 다음과 같이 계산된다.

rd_size = 3*((n-1)*n/2)*2,

여기서 n=69이다. 이 지연은 또한 68 RI 패킷들로서 207-바이트 패킷들로 표현될 수 있다.

새로운 ATC 송신기에서 패킷 삽입 메커니즘은 TR, NRS, 및 NRP 파라미터들에 따라서 2개의 연속적인 RI 패킷들 간의 가변 지연량을 발생시킨다. 그러므로, 로버스트 디인터리버(250)는 또한, 실제 패킷들(즉, 결합된 RI+Std+RN)과 관련하여 필드 동기화 및 제1 RI 데이터 바이트 간에서 가변 지연량을 발생시킨다. 이 지연은 다음 알고리즘을 사용함으로써 계산될 수 있다.

단계 1: m을 TR, NRS 및 NRP 파라미터들에 대응하는 로버스트 간 패킷 간격(표4 참조)이라 하자. m의 값은 1. 2 또는 4이다.

단계 2: NR1을 각 필드 NRI=NRP*4/9에서 로버스트 정보 패킷들의 수라 하자.

단계 3: RI_dly를 68 mod NRI로 계산하라. 이는 필드의 시작으로부터 RI 패킷들의 수를 제공한다. 이 수는 2로 오프셋되어 패킷 포매터(240)에 의해 발생되는 2개의 로버스트 패킷 지연(TR=0일 때, NRS=1)을 고려할 수 있다.

단계 4: init_dly=RI_delay*9*m/4로서 필드 내 패킷 수를 결정하기 위하여 RI_dly의 값을 사용하라.

시작 신호(289)는 초기 지연값에 기초하여 생성 시작 신호 블록(650)에 의해 생성될 수 있고, 로버스트 디인터리버(250)가 리셋되지 않는 한 매 312개의 패킷들 마다 이를 발생시키기 위하여 플라이-휠될 수 있다. init_dly 값들은 사전 계산되어 도 6에 도시된 바와 같이 레이턴시 룩업 테이블(LUT)(640)에 저장된다. 표 5는 TR=0 및 NRS=1일 때 NRP의 상이한 값들에 대한 상기 알고리즘을 사용하여 계산된 init_dly에 대한 값들을 도시한다.

[표 5] TR=0 및 NRS=1일 때 상이한 NRP 값들에 대한 초기 지연("Init_Delay") 값들

NRP	각 필드에서 로 버스트 패킷들의 수	각 필드에서 로버스트 정보 패킷들의 수	로버스트 간 패킷 간격(m)	RI_ dly	필드 동기(패킷들 내)( init _ dly )로부터 오프셋
0000	0	0	0	0	0
0001	9	4	4	0	0
0010	18	8	4	4	36
0011	27	12	4	8	72
0100	36	16	4	4	36
0101	45	20	4	8	72
0110	54	24	4	20	180
0111	63	28	4	12	108
1000	72	32	4	4	36
1001	90	40	2	28	126
1010	117	52	2	16	72
1011	144	64	2	4	18
1100	162	72	1	68	153
1101	171	76	1	68	153
1110	216	96	1	68	153
1111	270	120	1	68	153

새로운 수신기(200)에서 RS 디코더(260)는 디-랜덤화기(270)를 위한 2개의 출력 시작 신호들을 생성하여 정확한 인스턴트에서 표준 디-랜덤화기 회로 및 로버스트 디-랜덤화기 회로를 시작한다. RS 디코더(260)는 로버스트 디인터리버(250)로부터 데이터 및 제어 신호를 수신하고 (SS 뿐만 아니라 NS에 속하는) 모든 패킷들을 디코딩한다. RS 디코더(260)는 207개의 입력 데이터 패킷들로부터 187개의 바이트 데이터 패킷들을 발생시킨다.

도 7은 본 발명의 전형적인 실시예를 따른 8-VSB 수신기(200)의 디-랜덤화기(270)를 더욱 상세하게 도시한 것이다. 디-랜덤화기(270)는 표준 디-랜덤화기(710), 로버스트 디-랜덤화기(720), 멀티플렉서(MUX)(730), 룩업 테이블(LUT)(740), 및 생성 프리즈 신호 블록(750)을 포함한다. 표준 디-랜덤화기(710) 및 로버스트 디-랜덤화기(720)는 구조적으로 유사한 표준 디-랜덤화기들이다. 표준 디-랜덤화기(710)는 표준 스트림(SS)에 대응하는 바이트들을 디-랜덤화하기 위하여 사용되는 반면에, 로버스트 디-랜덤화기(720)가 새로운 스트림(NS)에 대응하는 바이트들을 디-랜덤화하기 위하여 사용된다. 표준 디-랜덤화기(710) 및 로버스트 디-랜덤화기(720)는 RS 디코더(260)로부터 동일한 데이터 입력이지만 상이한 시작 신호들을 수신한다. 표준 디-랜덤화기(710)의 출력은 유효 표준 트랜스포트 스트림 패킷들을 포함한다. 로버스트 디-랜덤화기(720)의 출력은 유효 로버스트 트랜스포트 스트림 패킷들을 포함한다. 디-랜덤화기(270)는 다른 스트림에 대응하는 위치들에 배치된 NULL 패킷들을 갖는 표준 스트림 및/또는 로버스트 스트림을 제출하도록 프로그램될 수 있다.

디-랜덤화기들(710 및 720)은 RS 디코더(260)로부터 에러-정정된 바이트들을 수신하고 의사-랜덤 2진 시퀀스(PRBS)를 사용하여 데이터를 디-랜덤화한다. PRBS는 유사한 피드백 및 출력 탭들을 갖는 송신기의 PRBS와 동일하게 발생된다. PRBS는 다음 생성자 다항식으로 16-비트 시프트 레지스터에 의해 발생된다:

G₍₁₆₎= X¹⁶+X¹³+X¹²+X¹¹+X⁷+X⁶+X³+X+1

시프트 레지스터는 F180 헥스로 초기화되고 필드 동기화 신호 및 시작 신호들과 동기화된다. 디-랜덤화기들(710 및 720)은 (비트들 D7 내지 D0로부터 형성되는)디-랜덤화기 바이트와 인입하는 데이터 바이트의 모듈로-2 가산을 수행한다. 디-랜덤화기들(710 및 720)는 데이터 바이트들의 상대 위치가 필드 동기화 신호에 대해서 변경되지 않으면 에러들 없이 동작한다. 필드 내에서, 이 필드의 특정 위치에서 데이터 바이트는 항상 동일한 디-랜덤화하는 바이트에 의해 디-랜덤화된다.

새로운 비트-스트림 수신기(200)가 로버스트 디인터리버(250) 및 패킷 포매터(240)를 포함하면 NS 데이터 바이트들에서 지연을 발생시킨다. 이 지연은 파라미터들(TR, NRS 및 NRP)에 좌우된다. 이 지연으로 인해, 필드 동기화에 대한 NS 데이터 바이트들의 상대 위치는 변경된다. 그러므로, 시작 신호가 생성되어 필드 내 제1 RI 데이터 바이트의 위치를 표시한다. 로버스트 디인터리버(250)는 상술된 알고리즘에 기초하여 이 신호를 생성한다. 표 6은 TR=0 및 NRS=1의 경우에 대한 필드 내 제 1 RI 패킷의 위치를 도시한다. 칼럼 "필드 동기로부터의 오프셋" 내의 수들은 수신기 패킷 포매터(240)에 의해 발생된 2개의 로버스트 패킷 지연을 포함한다.

[표 6] TR=0 및 NRS=1일 때 상이한 NRP 값들에 대한 필드 내의 제1 RI 패킷 의 위치

NRP	각 필드에서 로버스트 패킷들의 수	(패킷들에서) 필드 동기로부터 오프셋
0000	0	0
0001	9	0
0010	18	44
0011	27	80
0100	36	44
0101	45	80
0110	54	188
0111	63	116
1000	72	44
1001	90	130
1010	117	76
1011	144	22
1100	162	155
1101	171	155
1110	216	155
1111	270	155

시작 신호가 적절하게 동기화될 때, 모든 RI 패킷들은 로버스트 간 패킷 간격이 동일하게 되는 한 디-랜덤화될 것이다. 새로운 ATSC 송신기에서 패킷 삽입 메커니즘은 모든 NRP 값들에 대한 요건에 부합하지 않는다. 어떤 경우들에, 필드의 최종 패킷 및 다음 필드의 제1 패킷 간의 간격은 로버스트간 패킷 간격(통상, 1, 2 또는 4)과 상이하다. 표7은 TR=0, NRS=1 및 NRP=54를 위한 이 시나리오를 도시한다. 이 경우에, 로버스트 간 패킷 간격은 4이지만, 필드의 최종 패킷 및 다음 필드의 제 1 패킷 간의 간격은 (312-212)=100 패킷들이다.

[표 7] TR=0, NS=1 및 NRP=54에서 필드 내 RI 패킷들의 위치(필드 번호, 패킷 번호)

TR=0, NRS=1 및 NRP=54의 경우를 고려하자. 이 파라미터 세트에 대해서, 로버스트 디인터리버(250)는 패킷 번호 188에서 시작 신호를 생성한다. 로버스트 디인터리버(270)에 의해 발생된 지연으로 인해, 필드(P)의 패킷(R1 0)은 필드(P)의 패킷 번호 188에서 나타난다. 로버스트 디-랜덤화기(270)는 이 때에 리셋되어, R1 패킷들(0, 1, 2 및 3)이 정확하게 디-랜덤화되도록 한다. 그러나, R1 3가 필드 P의 최종 로버스트 패킷 위치에서 나타나고 R14가 P+1의 제3 로버스트 패킷 필드에서 나타나기 때문에, RI 패킷들(3 및 4)간에 불연속성이 존재한다. 이 기간 동안, 디-랜덤화기(270)는 여전히 활성화됨으로, 이는 R1 3 다음의 RI 패킷들을 정확하게 디 -랜덤화한다. 이 종류의 시나리오를 피하기 위하여, 디-랜덤화기(270)는 생성 프리WM처리 블록(750)에 의해 일부 시간 지속기동안 프리즈된다.

프리즈 지속기간 및 위치는 TRS, NRS 및 NRP 파라미터들에 좌우된다. 프리즈 기간의 시작 및 종료 위치들은 다음 알고리즘을 사용함으로써 결정될 수 있다:

단계 1: m을 TR, NRS 및 NRP 파라미터들에 대응하는 로버스트 간 패킷 간격이라 하자. m의 값은 1, 2 또는 4이다.

단계 4: (NR1_RI_dly)로서 'rem_rp'을 계산하라.

단계 5: rem_rp<NRI이면, 단계 6으로 진행하라. 그렇치 않다면 start_count 및 end_count를 0과 동일하게 설정하라.

단계 6: start_count=(rem_게*9/4)*m-2*m으로서 프리즈를 위한 시작 포인트를 계산하라.

단계 7: end_count=(312-NRP*4)+start_count로서 프리즈를 위한 종료 포인트를 계산하라.

start_count 및 end_count 값들은 사전계산되고 룩업 테이블(LUT)(740)에 저장된다. 생성 프리즈 신호 처리 블록(750)은 LUT(740)로부터 이들 2개의 값들을 사용하여 프리즈 신호를 생성한다. 생성 프리즈 신호 처리 블록(750)은 시작 신호에 대한 패킷 카운터를 리셋하고 생성 프리즈 신호 처리 블록(750)이 수신하는 각 새로운 패킷에 대해 이 카운터를 증분시킨다. 패킷 카운터가 'start_count' 및 'end_count' 간에 있다면, 로버스트 디-랜덤화기(270)는 프리즈된다.

단지 하나의 프리즈 지속기간이 필드 마다 제안된 패킷 삽입 메커니즘을 위하여 필요로 되지만, 논리는 필요로 되는 경우 부가적인 프리즈 지속기간들을 가산하도록 확장된다. 이 프리즈가 릴리스된 후, 디-랜덤화기(270)는 시작 신호가 수신될 때까지 계속 동작하는데, 이 때에 디-랜덤화기(270)는 초기화된다. 이는 모든 RI 패킷들이 정확하게 디-랜덤화되록 한다. 표8은 TR=0 및 NRS=1의 경우를 위한 알고리즘에 의해 결정된 바와 같은 'start_count' 및 'end_count' 값들을 포함한다.

[표 8] TR=0 및 NS=1일 때 상이한 NRP 값들을 위한 Start_Count 및 End_Count 값들

NRP	start_count(패킷들)	end_count(패킷들)
0000	0	0
0001	0	0
0010	28	268
0011	28	232
0100	100	268
0101	100	232
0110	28	124
0111	136	196
1000	244	268
1001	50	182
1010	158	236
1011	266	290
1100	7	157
1101	16	157
1110	61	157
1111	115	157

표준 디-랜덤화기(710)는 유효 SS 트랜스포트 패킷들을 발생시키는 반면에, 로버스트 디-랜덤화기(720)는 유효 NS 트랜스포트 패킷들을 발생시킨다. 이 2개의 스트림들은 사용자 선호도들에 따라서 상이한 구성들에서 다중화될 수 있다. 멀티플렉서(730)의 동작은 hd_sd 제어 신호, rob_pac_cnt 제어 신호, 및 사용자가 조정가능한 output_sw 제어 신호의 조합인 선택 신호에 의해 제어된다. 멀티플렉서(730)는 제어 신호들 hd_sd 및 rob_pac_cnt가 NULL 패킷을 표시할 때 3바이트 NULL 헤더를 패킷들에 부가한다. 소스 디코더들은 NULL 패킷들을 폐기한다.

본 발명이 상세히 도시되었지만, 당업자는 본 발명의 원리 및 범위를 벗어남이 없이 본원에 서술된 본 발명의 각종 변경, 치환, 변형, 향상, 뉘앙스, 점진적 변경, 더 적은 형태, 대체, 개정, 개선 및 중복을 행할 수 있다는 것을 이해할 것이다.

Claims

ATSC(Advanced Television Systems Committee) 표준과 호환가능한 표준 스트림 및 로버스트 스트림(robust stream)을 포함하는 이중 비트스트림 신호를 수신할 수 있는 텔레비전 수신기(200)에 사용하기 위한 패킷 포매터(packet formatter)(240)에 있어서,

상기 이중 비트스트림 신호를 수신하고 이로부터 상기 로버스트 스트림과 관련된 헤더 비트들 및 패리티 비트들을 제거함으로써 제 1 출력 신호를 생성하는 제 1 처리 블록(410); 및

상기 제 1 출력 신호를 수신하고 이로부터 상기 로버스트 스트림과 관련된 중복 비트들(duplicate bits)을 제거함으로써 상기 패킷 포매터(240)의 데이터 경로 출력(295)으로부터 출력되는 제 2 출력 신호를 생성하는 제 2 처리 블록(430)을 포함하는, 패킷 포매터(240).
제 1 항에 있어서,

상기 패킷 포매터(240)는 미리 결정된 지연 시간만큼 상기 표준 스트림 바이트들을 지연시킨 후 상기 표준 스트림과 관련된 바이트들을 상기 패킷 포매터(240)의 상기 데이터 경로 출력(295)으로 전달하는, 패킷 포매터(240).
제 2 항에 있어서,

상기 패킷 포매터(240)는 상기 로버스트 스트림에서 상기 패리티 비트들의 위치들을 결정할 수 있는 제 3 처리 블록(420)을 포함하는, 패킷 포매터(240).
제 3 항에 있어서,

상기 제 3 처리 블록(420)은 또한 상기 로버스트 스트림에서 상기 헤더 비트들의 위치들을 결정할 수 있는, 패킷 포매터(240).
제 4 항에 있어서,

상기 제 3 처리 블록(420)은 룩-업 테이블(look-up table)(420)을 포함하는, 패킷 포매터(240).
제 5 항에 있어서,

상기 패킷 포매터(240) 다음에 오는 후속 처리 블록들(250,260,270)에 의해 이용되는 패킷 식별 정보를 발생시켜 출력하는, 패킷 포매터(240).
제 1 항에 기재된 바와 같은 상기 패킷 포매터(240)의 상기 데이터 경로 출력으로부터 출력된 상기 제 2 출력 신호를 포함하는 신호.
ATSC(Advanced Television Systems Committee) 표준과 호환가능한 표준 스트림 및 로버스트 스트림을 포함하는 이중 비트스트림 신호를 수신할 수 있는 텔레비 전 수신기(200)에 사용하기 위하여, 상기 이중 비트스트림 신호의 패킷들을 포매팅하는 방법에 있어서,

패킷 포매터(240)에서 상기 이중 비트스트림 신호를 수신하고 이로부터 상기 로버스트 스트림과 관련된 헤더 비트들 및 패리티 비트들을 제거함으로써 제 1 출력 신호를 생성하는 단계; 및

상기 제 1 출력 신호로부터 상기 로버스트 스트림과 관련된 중복 비트들을 제거함으로써 상기 패킷 포매터(240)의 데이터 경로 출력(295)으로부터 출력되는 제 2 출력 신호를 생성하는 단계를 포함하는, 패킷들을 포매팅하는 방법.
제 8 항에 있어서,

상기 패킷 포매터(240)의 상기 데이터 경로 출력(295) 상에 상기 지연된 표준 스트림을 출력하기 전에 미리 결정된 지연 시간만큼 상기 표준 스트림과 관련된 바이트들을 지연시키는 단계를 더 포함하는, 패킷들을 포매팅하는 방법.
제 9 항에 있어서,

상기 로버스트 스트림에서 상기 패리티 비트들의 위치들을 결정하는 단계를 더 포함하는, 패킷들을 포매팅하는 방법.
제 10 항에 있어서,

상기 로버스트 스트림에서 헤더 비트들의 위치들을 결정하는 단계를 더 포함 하는, 패킷들을 포매팅하는 방법.
제 11 항에 있어서,

상기 패리티 비트들의 위치들을 결정하는 상기 단계는 룩-업 테이블(420)로부터 상기 패리티 비트들의 위치들을 결정하는 단계들을 포함하는, 패킷들을 포매팅하는 방법.
제 12 항에 있어서,

상기 패킷 포매터(240) 뒤에 오는 후속 처리 블록들(250, 260, 270)에 의해 사용되는 패킷 식별 정보를 발생시켜 출력하는 단계들을 더 포함하는, 패킷들을 포매팅하는 방법.
제 8 항에 기재된 바와 같은 상기 패킷 포매터(240)의 상기 데이터 경로 출력으로부터 출력된 상기 제 2 출력 신호를 포함하는 신호.
텔레비전 수신기(200)에 있어서,

ATSC(Advanced Television Systems Committee) 표준과 호환가능한 표준 스트림 및 로버스트 스트림을 포함하는 이중 비트스트림 신호를 수신하여 하향 변환시킴으로써 기저대역 신호를 생성하는 수신기 프론트-엔드 회로(receiver front-end circuitry); 및

상기 수신기 프론트-엔드 회로로부터 상기 기저대역 신호를 수신할 수 있으며, 패킷 포매터(240)를 포함하는 순방향 에러 정정부(forward error correction section)를 포함하고,

상기 패킷 포매터는:

상기 표준 스트림 및 상기 기저대역 신호와 관련된 상기 로버스트 스트림을 수신하고 이로부터 상기 로버스트 스트림과 관련된 헤더 비트들 및 패리티 비트들을 제거함으로써 제 1 출력 신호를 생성하는 제 1 처리 블록(410); 및

상기 제 1 출력 신호를 수신하고 이로부터 상기 로버스트 스트림과 관련된 중복 비트들을 제거함으로써 상기 패킷 포매터(240)의 데이터 경로 출력(295)으로부터 출력되는 제 2 출력 신호를 생성하는 제 2 처리 블록(430)을 포함하는, 텔레비전 수신기(200).
제 15 항에 있어서,

상기 패킷 포매터(240)는 미리 결정된 지연 시간만큼 상기 표준 스트림 바이트들을 지연시킨 후 상기 표준 스트림과 관련된 바이트들을 상기 패킷 포매터(240)의 상기 데이터 경로 출력(295)으로 전달하는, 텔레비전 수신기(200).
제 16 항에 있어서,

상기 패킷 포매터(240)는 상기 로버스트 스트림에서 상기 패리티 비트들의 위치들을 결정할 수 있는 제 3 처리 블록(420)을 포함하는, 텔레비전 수신기(200).
제 17 항에 있어서,

상기 제 3 처리 블록(420)은 또한 상기 로버스트 스트림에서 상기 헤더 비트들의 위치들을 결정할 수 있는, 텔레비전 수신기(200).
제 18 항에 있어서,

상기 제 3 처리 블록(420)은 룩-업 테이블(420)을 포함하는, 텔레비전 수신기(200).
제 19 항에 있어서,

상기 패킷 포매터(240)는 상기 패킷 포매터(240) 뒤에 오는 후속 처리 블록들(250, 260, 270)에 의해 사용되는 패킷 식별 정보를 발생시켜 출력하는, 텔레비전 수신기(200).
ATSC(Advanced Television Systems Committee) 표준과 호환가능한 표준 스트림 및 로버스트 스트림을 포함하는 이중 비트스트림 신호를 수신할 수 있는 텔레비전 수신기(200)에 사용하기 위한 데이터 디-랜덤화기(data de-randomizer; 270)에 있어서,

상기 표준 스트림과 관련된 바이트들을 디-랜덤화할 수 있는 표준 디-랜덤화기(710); 및

상기 로버스트 스트림과 관련된 바이트들을 디-랜덤화할 수 있는 로버스트 디-랜덤화기(720)를 포함하는, 데이터 디-랜덤화기(270).
제 21 항에 있어서,

상기 데이터 디랜덤화기(270)는 상기 로버스트 스트림과 관련된 필드 동기화 신호에 대해서 지연을 결정하기 위하여 지연 계산 회로(740,750)를 더 포함하는, 데이터 디-랜덤화기(270).