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KR20060024230A - Elp type semiconductor chip package and manufacturing method the same - Google Patents

Elp type semiconductor chip package and manufacturing method the same Download PDF

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Publication number
KR20060024230A
KR20060024230A KR1020040073122A KR20040073122A KR20060024230A KR 20060024230 A KR20060024230 A KR 20060024230A KR 1020040073122 A KR1020040073122 A KR 1020040073122A KR 20040073122 A KR20040073122 A KR 20040073122A KR 20060024230 A KR20060024230 A KR 20060024230A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
lead frame
pad
lead
conductive metal
Prior art date
Application number
KR1020040073122A
Other languages
Korean (ko)
Inventor
채종현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Abstract

ELP(Exposed Lead-frame Package) 구조의 반도체 칩 패키지 및 그 제조방법을 제공한다. 본 발명에 따른 반도체 칩 패키지는, 마주보는 내부 리드가 소정간격으로 이격되어 형성되어 있고 각각의 상기 내부 리드 안쪽 부분이 밑면으로부터 일정 깊이 깎여져 있으며 상기 마주보는 내부 리드 사이에 업셋 구조의 리드 프레임 패드를 가지는 리드 프레임과, 상기 리드 프레임 패드 밑면에 부착된 반도체 칩과, 상기 반도체 칩을 대응되는 내부 리드와 상기 리드 프레임 패드에 각각 전기적으로 연결시키는 도전성 금속선들과, 상기 반도체 칩 밑면과 상기 내부 리드의 밑면이 노출되도록 하여 상기 리드 프레임, 상기 반도체 칩, 및 상기 도전성 금속선들을 봉지시키는 봉지부를 포함한다. A semiconductor chip package having an ELP (Exposed Lead-frame Package) structure and a method of manufacturing the same are provided. In the semiconductor chip package according to the present invention, opposing inner leads are formed to be spaced apart at predetermined intervals, and respective inner inner parts of the semiconductor chip package are cut to a certain depth from a bottom surface, and lead frame pads having an upset structure are disposed between the opposing inner leads. A lead frame, a semiconductor chip attached to a bottom surface of the lead frame pad, conductive metal wires electrically connecting the semiconductor chip to a corresponding internal lead and the lead frame pad, respectively, and a bottom surface of the semiconductor chip and the inner lead. And an encapsulation portion encapsulating the lead frame, the semiconductor chip, and the conductive metal wires to expose the bottom surface of the semiconductor substrate.

Description

ＥＬＰ 구조의 반도체 칩 패키지 및 그 제조방법{ELP type semiconductor chip package and manufacturing method the same} ELP type semiconductor chip package and manufacturing method thereof {ELP type semiconductor chip package and manufacturing method the same}

도 1은 종래기술에 따른 ELP(Exposed Lead-frame Package)의 단면도이다. 1 is a cross-sectional view of an Exposed Lead-frame Package (ELP) according to the prior art.

도 2는 본 발명의 제1 실시예에 따른 반도체 칩 패키지의 단면도이다. 2 is a cross-sectional view of a semiconductor chip package according to a first embodiment of the present invention.

도 3은 본 발명의 제2 실시예에 따른 반도체 칩 패키지의 단면도이다. 3 is a cross-sectional view of a semiconductor chip package according to a second embodiment of the present invention.

도 4 내지 도 8은 본 발명의 제2 실시예에 따른 반도체 칩 패키지 제조방법에 따른 공정도이다. 4 through 8 are flowcharts illustrating a method of manufacturing a semiconductor chip package according to a second exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

110...반도체 칩 110'...제1 반도체 칩110 ... Semiconductor Chip 110 '... First Semiconductor Chip

115...제2 반도체 칩 120...리드 프레임115 ... second semiconductor chip 120 ... lead frame

130...리드 프레임 패드 140...내부 리드130 ... Lead frame pad 140 ... Inner lead

150, 150'...접착제 160, 160'...도전성 금속선150, 150 '... glue 160, 160' ... conductive metal wire

180...Ag 패드 190...봉지부180 ... Ag pad 190 ... Envelope

본 발명은 반도체 칩 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게 는 외부 접속 단자로서 내부 리드가 패키지 외부로 노출되어 있는 ELP(Exposed Lead-frame Package) 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor chip package and a method of manufacturing the same, and more particularly, to an exposed lead-frame package (ELP) in which an internal lead is exposed to the outside of a package as an external connection terminal and a method of manufacturing the same.

일반적으로, 반도체 웨이퍼에 각종 공정에 의해 복수개의 반도체 칩이 구성되면 스크라이브 라인을 따라 반도체 웨이퍼를 절단하여 개개의 반도체 칩으로 분리하게 된다. 분리된 반도체 칩에 대해서는 보드 실장을 위한 패키징 공정이 실시되고, 이 패키징 공정에 따라 반도체 패키지가 완성된다. 반도체 패키지는 전자기기의 집약적인 발달과 소형화로 제조되는 경향으로 인해 얇게 제조되어 경량화, 소형화됨과 아울러 고속화, 다기능화, 고성능화, 고신뢰성이 요구된다. 이러한 요구를 만족시키기 위한 예로써, 반도체 칩이 실장되는 리드 프레임 패드와 리드의 밑면이 외부로 노출되도록 패키지 몸체가 형성된 ELP가 있다. In general, when a plurality of semiconductor chips are formed on a semiconductor wafer by various processes, the semiconductor wafer is cut along the scribe line and separated into individual semiconductor chips. A packaging process for board mounting is performed on the separated semiconductor chip, and the semiconductor package is completed according to this packaging process. Semiconductor packages are made thinner due to the intensive development and miniaturization of electronic devices, and thus require high speed, multifunctionality, high performance, and high reliability. As an example for satisfying this requirement, there are a lead frame pad in which a semiconductor chip is mounted and an ELP in which a package body is formed so that the bottom of the lead is exposed to the outside.

도 1은 종래기술에 따른 ELP의 단면도이다. 1 is a cross-sectional view of an ELP according to the prior art.

도 1을 참조하면, 종래의 반도체 칩 패키지(10)는 하프 에칭 또는 하프 스템핑에 의해 두께가 얇아진 리드 프레임(12)의 리드 프레임 패드(13) 윗면에 반도체 칩(11)이 다이 어태치에 의해 접착제(15)로 실장되어 있고, 반도체 칩(11)이 리드 프레임 패드(13)와 소정 간격으로 이격되어 있는 내부 리드(14) 및 리드 프레임 패드(13)의 Ag 패드(18)에 도전성 금속선(16)으로 와이어 본딩되어 있으며, 리드 프레임 패드(13)와 내부 리드(14)의 밑면이 외부로 노출되도록 하여 형성된 봉지부(19)에 의해 봉지되어 있는 구조이다. 외부와의 전기적인 연결은 내부 리드(14)의 노출면이 이용된다. Referring to FIG. 1, in the semiconductor chip package 10 of the related art, the semiconductor chip 11 may be formed on a die attach on an upper surface of the lead frame pad 13 of the lead frame 12 thinned by half etching or half stamping. Conductive metal wires on the internal leads 14 and the Ag pads 18 of the lead frame pads 13, which are mounted with an adhesive 15 and are spaced apart from the lead frame pads 13 at predetermined intervals. It is wire bonded at 16 and is sealed by the sealing part 19 formed so that the bottom surface of the lead frame pad 13 and the inner lid 14 may be exposed to the outside. The electrical connection to the outside is the exposed surface of the inner lead 14.

ELP는 패키지 몸체 저면으로 노출된 내부 리드(14)의 하부가 외부 기판과 직 접 연결되므로 리드의 길이가 감소되어, 신호 전달 경로의 감소 및 패키지의 크기 감소가 가능해진다. 그리고, 작동시 발생되는 반도체 칩(11)의 열이 리드 프레임 패드(13) 밑면을 통해 외부로 직접 발산되므로 반도체 칩 패키지의 열 방출이 효율적으로 신속하게 이루어질 수 있다. 또한, 반도체 칩(11)이 실장되는 리드 프레임 패드(13)가 외부로 노출됨으로써 노출된 리드 프레임 패드(13)를 통한 접지가 가능하여, 증가 추세에 있는 고주파수 소자에 대응이 용이한 특성을 가진다. Since the lower part of the inner lead 14 exposed to the bottom of the package body is directly connected to the outer substrate, the ELP reduces the length of the lead, thereby reducing the signal transmission path and reducing the size of the package. In addition, since heat of the semiconductor chip 11 generated during operation is directly dissipated to the outside through the bottom surface of the lead frame pad 13, heat dissipation of the semiconductor chip package may be efficiently and quickly performed. In addition, since the lead frame pad 13 on which the semiconductor chip 11 is mounted is exposed to the outside, grounding through the exposed lead frame pad 13 is possible, and thus it is easy to cope with the increasing frequency of high frequency devices. .

그런데, 종래 ELP 구조에서는 다이 어태치 공정 중 설비 정확도에 의해 칩 위치 이동(chip location shift)이 고질적으로 발생하여 다운 접합시 접착제(15)의 위치가 틀어지면서 접합 문제가 발생한다. 또한, 복수의 반도체 칩을 내재하는 멀티 칩 패키지(multi chip package)의 구현이 어렵다. However, in the conventional ELP structure, chip location shift occurs inherently due to equipment accuracy during the die attach process, thereby causing a bonding problem due to a shift in the position of the adhesive 15 during down bonding. In addition, it is difficult to implement a multi chip package incorporating a plurality of semiconductor chips.

본 발명이 이루고자 하는 기술적 과제는 칩 위치 이동에 의한 접합 문제를 해결할 수 있고 멀티 칩 패키지 구현이 가능한 반도체 칩 패키지를 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor chip package capable of solving a bonding problem caused by chip position movement and implementing a multi-chip package.

본 발명이 이루고자 하는 다른 기술적 과제는 상기와 같은 멀티 칩 패키지 제조방법을 제공하는 것이다. Another object of the present invention is to provide a method for manufacturing a multi-chip package as described above.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 칩 패키지의 일 태양은, 마주보는 내부 리드가 소정간격으로 이격되어 형성되어 있고 각각의 상기 내부 리드 안쪽 부분이 밑면으로부터 일정 깊이 깎여져 있으며 상기 마주보는 내부 리드 사이에 업셋 구조의 리드 프레임 패드를 가지는 리드 프레임을 포함한다. 상기 리드 프레임 패드 밑면에는 반도체 칩이 부착되어 있다. 도전성 금속선들이 상기 반도체 칩을 대응되는 내부 리드와 상기 리드 프레임 패드에 각각 전기적으로 연결시키고 있으며, 봉지부가 상기 반도체 칩 밑면과 상기 내부 리드의 밑면이 노출되도록 하여 상기 리드 프레임, 상기 반도체 칩, 및 상기 도전성 금속선들을 봉지시킨다. One aspect of the semiconductor chip package according to the present invention for achieving the above technical problem is that the inner leads facing each other are formed at a predetermined interval, and each inner inner portion of the inner chip is cut to a certain depth from the bottom and facing the And a lead frame having a lead frame pad of an upset structure between the inner leads. A semiconductor chip is attached to the bottom of the lead frame pad. Conductive metal wires electrically connect the semiconductor chip to corresponding internal leads and lead frame pads, respectively, and an encapsulation portion exposes a bottom surface of the semiconductor chip and a bottom surface of the internal lead to expose the lead frame, the semiconductor chip, and the Encapsulate the conductive metal wires.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 칩 패키지의 다른 태양은, 마주보는 내부 리드가 소정간격으로 이격되어 형성되어 있고 각각의 상기 내부 리드 안쪽 부분이 밑면으로부터 일정 깊이 깎여져 있으며 상기 마주보는 내부 리드 사이에 업셋 구조의 리드 프레임 패드를 가지는 리드 프레임을 포함한다. 상기 리드 프레임 패드 밑면에는 제1 반도체 칩이, 상기 리드 프레임 패드 윗면에는 제2 반도체 칩이 부착되어 있다. 상기 제1 및 제2 반도체 칩을 대응되는 내부 리드와 상기 리드 프레임 패드에 각각 전기적으로 연결시키는 도전성 금속선들을 포함한다. 그리고, 상기 제1 반도체 칩 밑면과 상기 내부 리드의 밑면이 노출되도록 하여 상기 리드 프레임, 상기 제1 반도체 칩, 상기 제2 반도체 칩, 및 상기 도전성 금속선들을 봉지시키는 봉지부를 포함한다. Another aspect of the semiconductor chip package according to the present invention for achieving the above technical problem is that the inner leads facing each other are formed at a predetermined interval, and each inner lead inner portion is shaved a predetermined depth from the bottom and facing each other And a lead frame having a lead frame pad of an upset structure between the inner leads. A first semiconductor chip is attached to a bottom surface of the lead frame pad, and a second semiconductor chip is attached to an upper surface of the lead frame pad. Conductive metal wires electrically connecting the first and second semiconductor chips to corresponding internal leads and the lead frame pads, respectively. And an encapsulation part encapsulating the lead frame, the first semiconductor chip, the second semiconductor chip, and the conductive metal wires by exposing the bottom surface of the first semiconductor chip and the bottom surface of the internal lead.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 칩 패키지 제조방법은, 마주보는 내부 리드가 소정간격으로 이격되어 형성되어 있고 각각의 상기 내부 리드 안쪽 부분이 밑면으로부터 일정 깊이 깎여져 있으며 상기 마주보는 내부 리드 사이에 업셋 구조의 리드 프레임 패드를 가지는 리드 프레임을 뒤집어서 상기 리드 프레임 패드 밑면이 위로 오게 제공하는 단계와, 상기 리드 프레임 패드 밑면에 반도체 칩을 부착하는 단계와, 상기 반도체 칩이 부착된 리드 프레임을 뒤집어서 상기 리드 프레임 패드 윗면이 위로 오게 하는 단계와, 도전성 금속선들을 이용하여 상기 반도체 칩을 대응되는 내부 리드와 상기 리드 프레임 패드에 각각 전기적으로 연결시키는 단계와, 봉지부를 이용하여 상기 반도체 칩 밑면과 상기 내부 리드의 밑면이 노출되도록 하여 상기 리드 프레임, 상기 반도체 칩, 및 상기 도전성 금속선들을 봉지시키는 단계를 포함한다. In the semiconductor chip package manufacturing method according to the present invention for achieving the above another technical problem, the inner leads facing each other are formed at predetermined intervals and each inner inner portion of the inner chip is cut a predetermined depth from the bottom and facing the Inverting a lead frame having a lead frame pad having an upset structure between inner leads so that the bottom of the lead frame pad faces upward; attaching a semiconductor chip to the bottom of the lead frame pad; and a lead having the semiconductor chip attached thereto. Turning the frame upside down so that the top surface of the lead frame pad faces upward; electrically connecting the semiconductor chip to the corresponding internal lead and the lead frame pad using conductive metal wires; and an underside of the semiconductor chip using an encapsulation part. And the bottom of the inner lead Exposing the lead frame, the semiconductor chip, and the conductive metal wires to be exposed.

여기서, 상기 리드 프레임 패드 윗면에 제2 반도체 칩을 부착하는 단계와, 다른 도전성 금속선들을 이용하여 상기 2 반도체 칩을 대응되는 내부 리드와 상기 리드 프레임 패드에 각각 전기적으로 연결시키는 단계를 더 포함하고, 상기 봉지부 안에 상기 제2 반도체 칩 및 상기 다른 도전성 금속선들을 봉지시킬 수 있다. The method may further include attaching a second semiconductor chip to an upper surface of the lead frame pad, and electrically connecting the second semiconductor chip to a corresponding internal lead and the lead frame pad using different conductive metal wires, respectively. The second semiconductor chip and the other conductive metal wires may be encapsulated in the encapsulation portion.

이와 같이, 본 발명에 따른 반도체 칩 패키지는 기본적인 ELP 구조에서 반도체 칩 밑면을 노출시키고 반도체 칩 위로 리드 프레임 패드를 업셋시켜 다운 본딩 적용시 반도체 칩 위로 와이어 본딩의 루프를 형성한다. 또한, 리드 프레임 패드 윗면에 제2 반도체 칩을 쌓을 수 있는 형태이다. As described above, the semiconductor chip package according to the present invention exposes the bottom surface of the semiconductor chip in the basic ELP structure and upsets the lead frame pad over the semiconductor chip to form a loop of wire bonding over the semiconductor chip in the down bonding application. In addition, the second semiconductor chip may be stacked on the lead frame pad.

이하 첨부한 도면을 참조하여 본 발명에 따른 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the embodiments make the disclosure of the present invention complete, and the scope of the invention to those skilled in the art. It is provided for the purpose of full disclosure, and the invention is only defined by the scope of the claims.                     

(제1 실시예)(First embodiment)

도 2는 본 발명의 제1 실시예에 따른 반도체 칩 패키지의 단면도이다. 2 is a cross-sectional view of a semiconductor chip package according to a first embodiment of the present invention.

도 2를 참조하면, 본 발명의 제1 실시예에 따른 반도체 칩 패키지(100)는 내부 리드(140)와 업셋 구조의 리드 프레임 패드(130)를 갖는 리드 프레임(120)을 채택한 구조를 가지고 있다. 리드 프레임 패드(130) 밑면에 부착된 반도체 칩(110), 리드 프레임 패드(130) 및 내부 리드(140)는 두께가 서로 동일할 수 있다. Referring to FIG. 2, the semiconductor chip package 100 according to the first exemplary embodiment has a structure in which a lead frame 120 having an internal lead 140 and a lead frame pad 130 of an upset structure is adopted. . The semiconductor chip 110, the lead frame pad 130, and the inner lead 140 attached to the bottom of the lead frame pad 130 may have the same thickness.

리드 프레임(120)은 반도체 칩(110) 실장을 위해 마련된 리드 프레임 패드(130)가 업셋 구조이면서 마주보는 내부 리드(140)가 소정 간격으로 이격되어 형성되어 있다. 각각의 내부 리드(140)는 안쪽 부분이 하프 에칭 또는 하프 스템핑에 의해 밑면으로부터 리드 프레임(120) 두께의 약 반 정도가 깎여져 있다. In the lead frame 120, the lead frame pad 130 provided for mounting the semiconductor chip 110 has an upset structure, and the inner lead 140 facing each other is spaced at a predetermined interval. Each inner lead 140 has its inner portion cut about half the thickness of the lead frame 120 from the bottom by half etching or half stamping.

리드 프레임 패드(130)의 밑면에는 반도체 칩(110)이 위치하고 있는데, 접착제(150)로 접착되어 있을 수 있다. 접착제(150)는 에폭시 수지 또는 테이프일 수 있다. 이 때, 반도체 칩(110)의 크기는 리드 프레임 패드(130)보다 크며, 반도체 칩(110)의 밑면은 외부로 노출되어 있다. 반도체 칩(110)은 도전성 금속선들(160)로 와이어 본딩에 의해 내부 리드(140) 및 리드 프레임 패드(130)와 각각 전기적으로 연결되어 있다. 참조부호 "180"은 Ag 패드이다. The semiconductor chip 110 is positioned on the bottom surface of the lead frame pad 130, and may be adhered to the adhesive 150. The adhesive 150 may be an epoxy resin or a tape. In this case, the size of the semiconductor chip 110 is larger than that of the lead frame pad 130, and the bottom surface of the semiconductor chip 110 is exposed to the outside. The semiconductor chip 110 is electrically connected to the internal lead 140 and the lead frame pad 130 by wire bonding with the conductive metal wires 160, respectively. Reference numeral "180" denotes an Ag pad.

여기서, 리드 프레임 패드(130)는 도시한 바와 같이 윗면 모서리가 일정 깊이 깎여져 단차가 형성되어 있을 수 있다. 그럴 경우, 단차 부위에 Ag 패드(180)가 형성되어 있고 도전성 금속선들(160) 중 일부가 반도체 칩(110) 윗면으로부터 그 Ag 패드(180)로 연결되어 있을 수 있다. Here, as shown in the lead frame pad 130, the upper edge may be cut to a predetermined depth to form a step. In this case, the Ag pad 180 may be formed at the stepped portion, and some of the conductive metal wires 160 may be connected to the Ag pad 180 from the upper surface of the semiconductor chip 110.                     

리드 프레임(120), 반도체 칩(110), 및 도전성 금속선들(160)은 에폭시 성형 수지 재질의 봉지부(190)에 의해 봉지되어 있다. 봉지부(190)는 반도체 칩(110) 밑면과 내부 리드(140)의 밑면을 노출시킨다. 노출된 내부 리드(140)는 외부와의 전기적인 연결을 위한 단자로 사용된다. The lead frame 120, the semiconductor chip 110, and the conductive metal wires 160 are encapsulated by the encapsulation portion 190 made of epoxy molding resin. The encapsulation unit 190 exposes a bottom surface of the semiconductor chip 110 and a bottom surface of the inner lead 140. The exposed inner lead 140 is used as a terminal for electrical connection with the outside.

본 발명의 제1 실시예에 따르면, 반도체 칩(110) 위로 리드 프레임 패드(130)를 업셋시켜 다운 본딩 적용시 반도체 칩(110) 위로 와이어 본딩의 루프를 형성한다. 따라서, 반도체 칩(110) 실장시 위치 변경이 일어나도 접착제(150)의 위치 틀어짐에 따른 접합 문제가 없다. According to the first embodiment of the present invention, the lead frame pad 130 is upset on the semiconductor chip 110 to form a loop of wire bonding on the semiconductor chip 110 during the down bonding application. Therefore, even if the position change occurs when the semiconductor chip 110 is mounted, there is no bonding problem due to the position shift of the adhesive 150.

(제2 실시예)(2nd Example)

도 3은 본 발명의 제2 실시예에 따른 반도체 칩 패키지의 단면도이다. 도 3에서 도 2에서와 동일한 요소에 대해서는 동일한 참조부호를 부여하고 반복되는 설명은 생략하기로 한다. 3 is a cross-sectional view of a semiconductor chip package according to a second embodiment of the present invention. In FIG. 3, the same reference numerals are given to the same elements as in FIG. 2, and repeated descriptions thereof will be omitted.

도 3을 참조하면, 본 발명의 제2 실시예에 따른 반도체 칩 패키지(200)는 제1 반도체 칩(110')과 제2 반도체 칩(115)이 내재된 멀티 칩 패키지로서, 내부 리드(140)와 업셋 구조의 리드 프레임 패드(130)를 갖는 리드 프레임(120)을 채택한 구조를 가지고 있다. 제1 및 제2 반도체 칩(110', 115), 리드 프레임 패드(130) 및 내부 리드(140)는 두께가 서로 동일할 수 있다. Referring to FIG. 3, the semiconductor chip package 200 according to the second embodiment of the present invention is a multi-chip package in which the first semiconductor chip 110 ′ and the second semiconductor chip 115 are embedded. ) And a lead frame 120 having an upset lead frame pad 130. The first and second semiconductor chips 110 ′ and 115, the lead frame pad 130, and the internal lead 140 may have the same thickness.

리드 프레임 패드(130)의 밑면에는 제1 반도체 칩(110')이 위치하고 있고, 접착제(150)로 접착되어 있을 수 있다. 이 때, 제1 반도체 칩(110')의 크기는 리드 프레임 패드(130)보다 크며, 제1 반도체 칩(110')의 밑면은 외부로 노출되어 있 다. 리드 프레임 패드(130)의 상면에는 제2 반도체 칩(115)이 위치하고 있고, 접착제(150')로 접착되어 있을 수 있다. 접착제(150')는 에폭시 수지 또는 테이프일 수 있다. 이 때, 제2 반도체 칩(115)의 크기는 리드 프레임 패드(130)보다 작다. 제1 및 제2 반도체 칩(110', 115)은 도전성 금속선들(160, 160')로 와이어 본딩에 의해 내부 리드(140) 및 리드 프레임 패드(130)와 각각 전기적으로 연결되어 있다. 참조부호 "180"은 Ag 패드이다. The first semiconductor chip 110 ′ is positioned on the bottom surface of the lead frame pad 130 and may be bonded to the adhesive 150. In this case, the size of the first semiconductor chip 110 ′ is larger than that of the lead frame pad 130, and the bottom surface of the first semiconductor chip 110 ′ is exposed to the outside. The second semiconductor chip 115 is positioned on the top surface of the lead frame pad 130 and may be bonded to the adhesive 150 ′. The adhesive 150 'may be an epoxy resin or a tape. In this case, the size of the second semiconductor chip 115 is smaller than that of the lead frame pad 130. The first and second semiconductor chips 110 ′ and 115 are electrically connected to the inner lead 140 and the lead frame pad 130 by wire bonding with conductive metal wires 160 and 160 ′, respectively. Reference numeral "180" denotes an Ag pad.

여기서, 리드 프레임 패드(130)는 도시한 바와 같이 윗면 모서리가 일정 깊이 깎여져 단차가 형성되어 있을 수 있다. 단차를 형성하게 되면, 접착제(150')의 위치가 틀어져도 접합 문제가 적다. 이러한 단차가 있는 경우, 단차 부위에 Ag 패드(180)가 형성되어 있고 도전성 금속선들(160, 160') 중 일부가 제1 및 제2 반도체 칩(110', 115) 윗면으로부터 그 Ag 패드(180)로 연결되어 있는 것이 바람직하다. Here, as shown in the lead frame pad 130, the upper edge may be cut to a predetermined depth to form a step. When the step is formed, the bonding problem is less even if the position of the adhesive 150 'is misaligned. If there is such a step, the Ag pad 180 is formed in the stepped portion, and some of the conductive metal wires 160 and 160 'are formed from the top of the first and second semiconductor chips 110' and 115 from the Ag pad 180. It is preferable that they are connected by).

리드 프레임(120), 제1 및 제2 반도체 칩(110', 115), 및 도전성 금속선들(160, 160')이 에폭시 성형 수지 재질의 봉지부(190)에 의해 봉지되어 있다. 봉지부(190)는 제1 반도체 칩(110') 밑면과 내부 리드(140)의 밑면을 노출시킨다. The lead frame 120, the first and second semiconductor chips 110 ′ and 115, and the conductive metal wires 160 and 160 ′ are encapsulated by the encapsulation portion 190 made of epoxy molding resin. The encapsulation unit 190 exposes a bottom surface of the first semiconductor chip 110 ′ and a bottom surface of the inner lead 140.

본 발명의 제2 실시예에 따르면, 리드 프레임 패드(130)의 양면을 이용하여 패키지를 적층하기 때문에 멀티칩 패키지 구현이 용이하다. 제1 및 제2 반도체 칩(110', 115) 실장시 위치 변경이 일어나도 이에 따른 접합 문제가 없다. 한편, 웨이퍼의 뒷면을 깎아낸 상태의 제1 및 제2 반도체 칩(110', 115)을 이용하게 되면 두께의 감소에 더욱 효과적이다. 그리고, 리드 프레임 패드(130) 윗면 모서리에 단차를 형성하는 경우 접착제(150')의 위치가 변경되어도 이로 인한 접합 문제를 감소시킬 수 있다. According to the second embodiment of the present invention, since the package is stacked using both surfaces of the lead frame pad 130, it is easy to implement a multichip package. Even if the position change occurs when the first and second semiconductor chips 110 ′ and 115 are mounted, there is no bonding problem. On the other hand, using the first and second semiconductor chips 110 ′ and 115 in the state of scraping off the back side of the wafer is more effective in reducing the thickness. In addition, when a step is formed at the top edge of the lead frame pad 130, the bonding problem may be reduced even when the position of the adhesive 150 ′ is changed.

(제3 실시예)(Third Embodiment)

도 4 내지 도 8은 본 발명의 제2 실시예에 따른 반도체 칩 패키지(200) 제조방법에 따른 공정도이다. 제1 실시예에 따른 반도체 칩 패키지(100) 제조방법은 여기의 설명에서 제2 반도체 칩(115)과 다른 도전성 금속선(160') 해당 설명 부분을 제외한 것이 되므로 당업자라면 이하의 설명으로부터 쉽게 알 수 있을 것이다. 4 to 8 are flowcharts illustrating a method of manufacturing a semiconductor chip package 200 according to a second embodiment of the present invention. Since the method for manufacturing the semiconductor chip package 100 according to the first embodiment is not the corresponding description of the conductive metal wire 160 ′ different from the second semiconductor chip 115 in the description herein, those skilled in the art can easily know from the following description. There will be.

먼저 도 4를 참조하면, 마주보는 내부 리드(140)가 소정 간격으로 이격되어 형성되어 있고 그 내부 리드(140)의 안쪽의 일정 부분이 밑면으로부터 일정 두께, 예컨대 반 정도 깎여지고, 마주보는 내부 리드(140) 사이에 업셋 구조의 리드 프레임 패드(130)를 갖는 리드 프레임(120)을 준비한다. 여기서, 리드 프레임 패드(130)는 도시한 바와 같이 윗면 모서리가 일정 깊이 깎여져 단차가 형성되어 있을 수 있다. First, referring to FIG. 4, opposing inner leads 140 are formed spaced apart at predetermined intervals, and a predetermined portion of an inner portion of the inner leads 140 is cut off from a bottom by a predetermined thickness, for example, by half, and opposing inner leads. A lead frame 120 having a lead frame pad 130 of an upset structure is prepared between the 140. Here, as shown in the lead frame pad 130, the upper edge may be cut to a predetermined depth to form a step.

다음, 도 5에서와 같이, 리드 프레임(120)을 뒤집어서 리드 프레임 패드(130) 밑면이 위로 오게 한다. 그런 다음, 리드 프레임 패드(130) 밑면에 제1 반도체 칩(110')을 부착한다. 제1 반도체 칩(110')은 리드 프레임 패드(130)보다 커야 한다. 이 때, 접착제(150)를 이용해 리드 프레임 패드(130)와 제1 반도체 칩(110')을 접착시킬 수 있다. Next, as shown in FIG. 5, the lead frame 120 is turned upside down so that the bottom surface of the lead frame pad 130 is upward. Then, the first semiconductor chip 110 ′ is attached to the bottom surface of the lead frame pad 130. The first semiconductor chip 110 ′ must be larger than the lead frame pad 130. In this case, the lead frame pad 130 and the first semiconductor chip 110 ′ may be bonded to each other using the adhesive 150.

도 6을 참조하여, 제1 반도체 칩(110')이 부착된 리드 프레임(120)을 뒤집어서 리드 프레임 패드(130) 윗면이 위로 오게 한다. 그런 다음, 리드 프레임 패드 (130) 윗면에 제2 반도체 칩(115)을 부착한다. 제2 반도체 칩(115)은 리드 프레임 패드(130)보다 작아야 한다. 이 때, 접착제(150')를 이용해 리드 프레임 패드(130)와 제2 반도체 칩(115)을 접착시킬 수 있다. Referring to FIG. 6, the lead frame 120 to which the first semiconductor chip 110 ′ is attached is turned upside down so that the top surface of the lead frame pad 130 is upward. Then, the second semiconductor chip 115 is attached to the upper surface of the lead frame pad 130. The second semiconductor chip 115 should be smaller than the lead frame pad 130. In this case, the lead frame pad 130 and the second semiconductor chip 115 may be adhered using the adhesive 150 ′.

도 7은 이와 같은 실장 완료 후 와이어 본딩을 실시하는 단계를 도시한다. 도 7을 참조하면, 필요 부위에 도금으로 Ag 패드(180)를 형성한 다음, 도전성 금속선들(160)을 이용하여 제1 반도체 칩(110')을 대응되는 내부 리드(140)와 리드 프레임 패드(130)에 각각 전기적으로 연결시킨다. 같은 단계에서 다른 도전성 금속선들(160')을 이용하여 제2 반도체 칩(115)을 대응되는 내부 리드(140)와 리드 프레임 패드(130)에 각각 전기적으로 연결시킨다. 여기서, 리드 프레임 패드(130)와 제1 및 제2 반도체 칩(110', 115)을 전기적으로 연결할 필요가 있을 때에는 도시한 바와 같이 리드 프레임 패드(130) 단차 부위에 Ag 패드(180)를 형성하고 도전성 금속선들(160, 160') 중 일부를 이용해 제1 및 제2 반도체 칩(110', 115) 윗면으로부터 그 Ag 패드(180)로 연결한다. 7 shows a step of performing wire bonding after such mounting is completed. Referring to FIG. 7, the Ag pad 180 may be formed on a required portion by plating, and then the first semiconductor chip 110 ′ may be formed using the conductive metal wires 160 to correspond to the inner lead 140 and the lead frame pad. Electrical connections to the 130, respectively. In the same step, the second semiconductor chip 115 is electrically connected to the corresponding internal lead 140 and the lead frame pad 130 using the other conductive metal wires 160 ′. Here, when it is necessary to electrically connect the lead frame pad 130 and the first and second semiconductor chips 110 ′ and 115, an Ag pad 180 is formed at a step portion of the lead frame pad 130 as shown in the drawing. A portion of the conductive metal wires 160 and 160 ′ is used to connect the Ag pads 180 from the upper surfaces of the first and second semiconductor chips 110 ′ and 115.

다음 도 8에서와 같이, 제1 및 제2 반도체 칩(110', 115), 리드 프레임 패드(130), 내부 리드(140) 및 도전성 금속선들(160, 160')이 봉지되도록 에폭시 성형 수지 재질의 봉지부(190)를 형성한다. 이 때 제1 반도체 칩(110') 밑면과 내부 리드(140)의 밑면이 노출되도록 한다. Next, as shown in FIG. 8, an epoxy molding resin material for encapsulating the first and second semiconductor chips 110 ′ and 115, the lead frame pad 130, the inner lead 140, and the conductive metal wires 160 and 160 ′. The encapsulation portion 190 is formed. At this time, the bottom surface of the first semiconductor chip 110 ′ and the bottom surface of the internal lead 140 are exposed.

이와 같은 제조방법에 의하면, 칩 위치 이동에 의한 접합 문제를 해결할 수 있고 멀티 칩 패키지 구현이 가능한 반도체 칩 패키지를 제조할 수 있게 된다. According to such a manufacturing method, it is possible to solve the bonding problem caused by the chip position movement and to manufacture a semiconductor chip package capable of implementing a multi-chip package.

이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명 은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다. As mentioned above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. It is obvious.

리드 프레임 패드를 업셋시켜 반도체 칩 윗면으로 위치하게 함으로써, 반도체 칩 위치 변화에도 다운 본딩에 영향을 받지 않는다. 또한, 리드 프레임 패드 위에 제2 반도체 칩을 추가로 적층할 수 있어 패키지 집적도를 높일 수 있다. 두 개 이상의 반도체 칩을 한 개의 패키지 안에 구성함으로써 멀티 칩 패키지를 제조할 수 있으며, 이는 반도체 소자의 소형화 및 경량화가 요구되는 분야에서 적용되고 실장 면적의 축소와 대용량화를 가져올 수 있다. 또한, 리드 프레임 패드가 노출되는 대신에 반도체 칩 밑면이 노출되게 하여 열적 특성도 더욱 향상시킬 수 있다. Since the lead frame pad is upset and positioned on the upper surface of the semiconductor chip, the change of the semiconductor chip position is not affected by the down bonding. In addition, since the second semiconductor chip may be further stacked on the lead frame pad, package integration may be increased. By constructing two or more semiconductor chips in a single package, a multi-chip package can be manufactured, which can be applied in a field requiring miniaturization and light weight of semiconductor devices, and can reduce the mounting area and increase the capacity. In addition, instead of exposing the lead frame pads, the bottom surface of the semiconductor chip may be exposed to further improve thermal characteristics.

Claims (19)

마주보는 내부 리드가 소정간격으로 이격되어 형성되어 있고 각각의 상기 내부 리드 안쪽 부분이 밑면으로부터 일정 깊이 깎여져 있으며 상기 마주보는 내부 리드 사이에 업셋 구조의 리드 프레임 패드를 가지는 리드 프레임;A lead frame having opposite inner leads spaced at predetermined intervals, each inner inner portion of the inner lead being cut to a predetermined depth from a bottom surface, and having a lead frame pad having an upset structure between the opposing inner leads; 상기 리드 프레임 패드 밑면에 부착되어 있는 반도체 칩;A semiconductor chip attached to a bottom surface of the lead frame pad; 상기 반도체 칩을 대응되는 내부 리드와 상기 리드 프레임 패드에 각각 전기적으로 연결시키는 도전성 금속선들; 및Conductive metal wires electrically connecting the semiconductor chip to corresponding internal leads and the lead frame pads, respectively; And 상기 반도체 칩 밑면과 상기 내부 리드의 밑면이 노출되도록 하여 상기 리드 프레임, 상기 반도체 칩, 및 상기 도전성 금속선들을 봉지시키는 봉지부를 포함하는 것을 특징으로 하는 반도체 칩 패키지.And an encapsulation part encapsulating the lead frame, the semiconductor chip, and the conductive metal wires by exposing a bottom surface of the semiconductor chip and a bottom surface of the internal lead. 제1항에 있어서, 상기 반도체 칩은 상기 리드 프레임 패드보다 큰 것을 특징으로 하는 반도체 칩 패키지. The semiconductor chip package of claim 1, wherein the semiconductor chip is larger than the lead frame pad. 제1항에 있어서, 상기 리드 프레임 패드는 윗면 모서리가 일정 깊이 깎여져 단차가 형성되어 있는 것을 특징으로 하는 반도체 칩 패키지. The semiconductor chip package of claim 1, wherein the lead frame pad has a stepped surface formed by cutting a top edge thereof to a predetermined depth. 제3항에 있어서, 상기 단차 부위에 Ag 패드가 형성되어 있고 상기 도전성 금속선들 중 일부는 상기 반도체 칩 윗면으로부터 상기 Ag 패드로 연결되어 있는 것을 특징으로 하는 반도체 칩 패키지.The semiconductor chip package of claim 3, wherein an Ag pad is formed at the stepped portion, and some of the conductive metal wires are connected to the Ag pad from an upper surface of the semiconductor chip. 제1항에 있어서, 상기 반도체 칩, 상기 리드 프레임 패드 및 상기 내부 리드의 두께가 서로 동일한 것을 특징으로 하는 반도체 칩 패키지.The semiconductor chip package of claim 1, wherein thicknesses of the semiconductor chip, the lead frame pad, and the internal lead are the same. 제1항에 있어서, 상기 반도체 칩은 상기 리드 프레임 패드에 에폭시 수지 또는 테이프로 접착되어 있는 것을 특징으로 하는 반도체 칩 패키지.The semiconductor chip package according to claim 1, wherein the semiconductor chip is bonded to the lead frame pad by an epoxy resin or a tape. 제1항에 있어서, The method of claim 1, 상기 리드 프레임 패드 윗면에 부착되어 있는 제2 반도체 칩; 및A second semiconductor chip attached to an upper surface of the lead frame pad; And 상기 제2 반도체 칩을 대응되는 내부 리드와 상기 리드 프레임 패드에 각각 전기적으로 연결시키는 다른 도전성 금속선들을 더 포함하고,And other conductive metal wires electrically connecting the second semiconductor chip to a corresponding internal lead and the lead frame pad, respectively. 상기 봉지부는 상기 제2 반도체 칩 및 상기 다른 도전성 금속선들도 봉지시키는 것을 특징으로 하는 반도체 칩 패키지.The encapsulation portion also seals the second semiconductor chip and the other conductive metal wires. 제7항에 있어서, 상기 제2 반도체 칩은 상기 리드 프레임 패드보다 작은 것을 특징으로 하는 반도체 칩 패키지. The semiconductor chip package of claim 7, wherein the second semiconductor chip is smaller than the lead frame pad. 제7항에 있어서, 상기 리드 프레임 패드는 윗면 모서리가 일정 깊이 깎여져 단차가 형성되어 있고, 상기 단차 부위에 Ag 패드가 형성되어 있으며, 상기 도전성 금속선들 및 다른 도전성 금속들 중 일부는 상기 반도체 칩 및 제2 반도체 칩 윗면으로부터 상기 Ag 패드로 연결되어 있는 것을 특징으로 하는 반도체 칩 패키지.The semiconductor device of claim 7, wherein a top edge of the lead frame pad is cut to a predetermined depth to form a step, an Ag pad is formed on the step, and some of the conductive metal wires and other conductive metals are formed in the semiconductor chip. And an Ag pad from an upper surface of a second semiconductor chip. 제7항에 있어서, 상기 반도체 칩 및 제2 반도체 칩은 상기 리드 프레임 패드에 에폭시 수지 또는 테이프로 접착되어 있는 것을 특징으로 하는 반도체 칩 패키지.The semiconductor chip package according to claim 7, wherein the semiconductor chip and the second semiconductor chip are adhered to the lead frame pad by epoxy resin or tape. 마주보는 내부 리드가 소정간격으로 이격되어 형성되어 있고 각각의 상기 내부 리드 안쪽 부분이 밑면으로부터 일정 깊이 깎여져 있으며 상기 마주보는 내부 리드 사이에 업셋 구조의 리드 프레임 패드를 가지는 리드 프레임을 뒤집어서 상기 리드 프레임 패드 밑면이 위로 오게 제공하는 단계;Opposite inner leads are formed spaced at predetermined intervals, and each of the inner lead inner portions are shaved a predetermined depth from the bottom surface, and the lead frame is turned upside down with a lead frame pad having an upset structure between the opposing inner leads. Providing a pad bottom side up; 상기 리드 프레임 패드 밑면에 반도체 칩을 부착하는 단계;Attaching a semiconductor chip to a bottom surface of the lead frame pad; 상기 반도체 칩이 부착된 리드 프레임을 뒤집어서 상기 리드 프레임 패드 윗면이 위로 오게 하는 단계;Flipping the lead frame to which the semiconductor chip is attached so that the top surface of the lead frame pad faces upward; 도전성 금속선들을 이용하여 상기 반도체 칩을 대응되는 내부 리드와 상기 리드 프레임 패드에 각각 전기적으로 연결시키는 단계; 및Electrically connecting the semiconductor chip to corresponding internal leads and lead frame pads using conductive metal wires, respectively; And 봉지부를 이용하여 상기 반도체 칩 밑면과 상기 내부 리드의 밑면이 노출되도록 하여 상기 리드 프레임, 상기 반도체 칩, 및 상기 도전성 금속선들을 봉지시키는 단계를 포함하는 것을 특징으로 하는 반도체 칩 패키지 제조방법.And encapsulating the lead frame, the semiconductor chip, and the conductive metal wires by exposing a bottom surface of the semiconductor chip and a bottom surface of the internal lead by using an encapsulation part. 제11항에 있어서, 상기 리드 프레임 패드는 상기 반도체 칩보다 작게 형성되어 있는 것으로 제공하는 것을 특징으로 하는 반도체 칩 패키지 제조방법. 12. The method of claim 11, wherein the lead frame pad is formed to be smaller than the semiconductor chip. 제11항에 있어서, 상기 리드 프레임 패드는 윗면 모서리가 일정 깊이 깎여져 단차가 형성되어 있는 것으로 제공하는 것을 특징으로 하는 반도체 칩 패키지 제조방법. 12. The method of claim 11, wherein the lead frame pad is provided with a stepped surface formed by cutting a top edge to a predetermined depth. 제13항에 있어서, 상기 단차 부위에 Ag 패드를 형성하고 상기 도전성 금속선들 중 일부로 상기 반도체 칩 윗면으로부터 상기 Ag 패드로 연결하는 것을 특징으 로 하는 반도체 칩 패키지 제조방법.The method of claim 13, wherein an Ag pad is formed at the stepped portion, and a portion of the conductive metal wires are connected to the Ag pad from an upper surface of the semiconductor chip. 제11항에 있어서, 상기 반도체 칩은 상기 리드 프레임 패드에 에폭시 수지 또는 테이프로 접착하는 것을 특징으로 하는 반도체 칩 패키지 제조방법.The method of claim 11, wherein the semiconductor chip is attached to the lead frame pad with an epoxy resin or a tape. 제11항에 있어서, The method of claim 11, 상기 리드 프레임 패드 윗면에 제2 반도체 칩을 부착하는 단계; 및Attaching a second semiconductor chip to an upper surface of the lead frame pad; And 다른 도전성 금속선들을 이용하여 상기 2 반도체 칩을 대응되는 내부 리드와 상기 리드 프레임 패드에 각각 전기적으로 연결시키는 단계를 더 포함하고,Electrically connecting the two semiconductor chips to corresponding internal leads and lead frame pads, respectively, using other conductive metal wires; 상기 봉지부 안에 상기 제2 반도체 칩 및 상기 다른 도전성 금속선들을 봉지시키는 것을 특징으로 하는 반도체 칩 패키지 제조방법.And encapsulating the second semiconductor chip and the other conductive metal wires in the encapsulation portion. 제16항에 있어서, 상기 리드 프레임 패드는 상기 제2 반도체 칩보다 크게 형성된 것으로 제공하는 것을 특징으로 하는 반도체 칩 패키지 제조방법. The method of claim 16, wherein the lead frame pad is formed to be larger than the second semiconductor chip. 제16항에 있어서, 상기 리드 프레임 패드는 윗면 모서리가 일정 깊이 깎여져 단차가 형성되어 있는 것으로 제공하고, 상기 단차 부위에 Ag 패드를 형성하며, 상기 도전성 금속선들 및 다른 도전성 금속들 중 일부는 상기 반도체 칩 및 제2 반도체 칩 윗면으로부터 상기 Ag 패드로 연결하는 것을 특징으로 하는 반도체 칩 패키지 제조방법.17. The method of claim 16, wherein the lead frame pad is provided by the upper edge is cut to a predetermined depth to form a step, the Ag pad is formed in the step portion, and some of the conductive metal wires and other conductive metals are The semiconductor chip package manufacturing method, characterized in that connected to the Ag pad from the upper surface of the semiconductor chip and the second semiconductor chip. 제16항에 있어서, 상기 반도체 칩 및 제2 반도체 칩은 상기 리드 프레임 패드에 에폭시 수지 또는 테이프로 접착하는 것을 특징으로 하는 반도체 칩 패키지 제조방법.The method of claim 16, wherein the semiconductor chip and the second semiconductor chip are bonded to the lead frame pad with an epoxy resin or a tape.
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