KR20060016281A

KR20060016281A - Semiconductor wafer

Info

Publication number: KR20060016281A
Application number: KR1020040064667A
Authority: KR
Inventors: 김영대
Original assignee: 삼성전자주식회사
Priority date: 2004-08-17
Filing date: 2004-08-17
Publication date: 2006-02-22

Abstract

반도체 웨이퍼의 유효 면적이 넓고 정렬이 용이한 반도체 웨이퍼를 제공한다. 반도체 웨이퍼는 소정의 가공된 진원의 반도체 웨이퍼 상에 정렬 마크를 포함한다.A semiconductor wafer having a large effective area of the semiconductor wafer and easy alignment is provided. The semiconductor wafer includes alignment marks on a predetermined processed semiconductor wafer.

웨이퍼, 정렬 마크, 레이저 마킹, 건식 식각Wafers, alignment marks, laser marking, dry etching

Description

Semiconductor wafer {Semiconductor wafer}

도 1a는 종래의 플랫형 웨이퍼의 평면도이다.1A is a plan view of a conventional flat wafer.

도 1b는 종래의 노치형 웨이퍼의 평면도이다.1B is a plan view of a conventional notched wafer.

도 2는 본 발명의 일 실시예에 따른 반도체 웨이퍼의 평면도이다.2 is a plan view of a semiconductor wafer according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

210: 웨이퍼 211, 212: 정렬 마크210: wafer 211, 212: alignment mark

본 발명은 반도체 웨이퍼에 관한 것으로, 제조 장치에 관한 것으로, 반도체 웨이퍼의 유효 면적이 넓고 정렬이 용이한 반도체 웨이퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor wafer, and to a manufacturing apparatus. The present invention relates to a semiconductor wafer having a large effective area and easy alignment.

일반적으로 반도체 소자를 제작하기 위한 반도체 웨이퍼는 먼저, 초크랄스키(Czozhralski) 방법으로 형성한 실리콘 단결정 잉곳을 슬라이싱(slicing)한 후, 래핑(lapping), 에칭(etching)과 같은 성형 공정들을 거쳐 반도체 웨이퍼로 형성된다.In general, a semiconductor wafer for fabricating a semiconductor device is first sliced into a silicon single crystal ingot formed by the Czozhralski method, followed by forming processes such as lapping and etching. It is formed into a wafer.

이후, 반도체 웨이퍼는 좀 더 고품질의 반도체 웨이퍼로 제조하기 위해 각각의 반도체 웨이퍼에 여러 공정을 실시하게 되는데 이 경우 반도체 웨이퍼들은 각 공정을 거치기 위해서 반도체 제조 장치 내에서 처리되거나 장치 내로 운반된다. 이때 반도체 웨이퍼들은 공정을 진행할 때 각각의 위치들이 불안정해진다.Then, the semiconductor wafer is subjected to several processes on each semiconductor wafer in order to produce a higher quality semiconductor wafer, in which case the semiconductor wafers are processed in the semiconductor manufacturing apparatus or transported into the apparatus. At this time, the positions of the semiconductor wafers become unstable as the process proceeds.

이것은 반도체 소자 디자인 룰이 점점 미세화 되어 반도체 소자 제조 공정 시 리소그래피 등을 진행할 때 점점 더 정확한 위치가 요구된다. 따라서 현재 상황에서는 정확도를 떨어뜨려 생산성을 떨어뜨린다. 그러므로, 반도체 웨이퍼 공정이 효과적으로 진행되기 위해서는 다수의 반도체 웨이퍼들이 고정된 방향에 미리 배열되거나 위치되도록 하는 것이 필요하다.This is because the semiconductor device design rules are getting finer and more accurate position is required when performing lithography in the semiconductor device manufacturing process. As a result, in the present situation, the accuracy is lowered and the productivity is lowered. Therefore, in order for the semiconductor wafer process to proceed effectively, it is necessary to have a plurality of semiconductor wafers arranged or positioned in advance in a fixed direction.

따라서, 반도체 웨이퍼의 결정 격자 방향 및 반도체 웨이퍼 정렬(align)을 위한 기준점으로서 반도체 웨이퍼에 플랫존(flat zone)을 형성한 플랫형 웨이퍼 또는 반도체 웨이퍼의 외주 중 일부에 노치(notch)를 형성한 노치형 웨이퍼가 있다.Therefore, a notch in which a notch is formed in a part of the outer periphery of the flat wafer or the flat wafer in which the flat zone is formed in the semiconductor wafer as a reference point for the crystal lattice direction and the semiconductor wafer alignment of the semiconductor wafer. There is a type wafer.

도 1a에 도시되어 있는 바와 같이, 플랫형 웨이퍼(110)는 웨이퍼는 원통 모양의 잉곳(ingot)이 성장된 후에 그의 축에 평행한 반도체 잉곳의 측부를 제거하여 플랫존(111)이 형성된다.As shown in FIG. 1A, the flat wafer 110 has a flat zone 111 formed by removing a side of a semiconductor ingot parallel to its axis after the cylindrical ingot has been grown.

그러나, 플랫형 웨이퍼(110)는 방위를 이용하는 반도체 웨이퍼를 정밀하게 정렬시키기가 어렵고, 잘려진 부분이 광범위하므로 반도체 웨이퍼의 유효면적을 감소시킨다. 또한, 플랫형 웨이퍼(110)의 핸들링을 위해 사용되는 정전 척의 형태를 제한하고, 반도체 웨이퍼의 스핀 회전 동안의 동적 균형에 해로운 영향을 야기한다.However, the flat wafer 110 is difficult to precisely align the semiconductor wafer using the azimuth, and the cut portion is extensive, thereby reducing the effective area of the semiconductor wafer. In addition, it limits the shape of the electrostatic chuck used for handling of the flat wafer 110 and causes a detrimental effect on the dynamic balance during spin rotation of the semiconductor wafer.

이외에 도 1b에 도시되어 있는 바와 같이, 반도체 웨이퍼(120)의 외주부에 V형 노치(121)를 형성하여 결정 방위를 표시할 수도 있다. In addition, as shown in FIG. 1B, a crystal orientation may be displayed by forming a V-shaped notch 121 on the outer circumference of the semiconductor wafer 120.

노치형 웨이퍼(120)는 플랫형 웨이퍼(도 1a의 110 참조) 보다 마크를 위해 절단되는 면적이 적어 보다 큰 영역에 반도체 디바이스들을 형성할 수 있으므로 노치된 웨이퍼(120)가 경제적이다.The notched wafer 120 is economical because the notched wafer 120 has less area to be cut for marks than the flat wafer (see 110 in FIG. 1A) to form semiconductor devices in a larger area.

단위 체적당 실장 효율을 높이기 위해 경박단소(輕薄短小)를 지향하는 패키지 공정에서는 얇은 반도체 웨이퍼의 사용이 필수적이다. 이러한 패키지 공정에서 패키지 높이를 맞추기 위해서는 반도체 웨이퍼의 뒷면을 연마하는 백랩(backlap)을 진행하게 되는데, 상기 백랩 진행 시 V자 홈의 노치(121)를 갖는 200um 이하의 노치형 웨이퍼(120)의 경우 V자 홈의 노치(121)를 중심으로 반도체 웨이퍼가 반쪽으로 갈라지는 문제가 발생하여 정상적인 개발 및 양산 진행이 불가능한 문제가 있다.In order to increase the mounting efficiency per unit volume, the use of a thin semiconductor wafer is essential in a light and small package process. In order to match the height of the package in such a package process, a backlap for polishing the back side of the semiconductor wafer is performed. In the case of the notched wafer 120 of 200 μm or less having the notch 121 of the V-shaped groove during the backlap process, There is a problem that the semiconductor wafer is divided into halves about the notch 121 of the V-shaped groove, so that normal development and mass production cannot be performed.

상기한 바와 같은 단점으로 인하여, 플랫형 또는 노치형 웨이퍼를 사용하지 않게 되면, 반도체 웨이퍼를 결정 격자 방향에 따라서 정렬하는 것이 어렵기 때문에, 결정 방위에 따라서 변화하는 트랜지스터 특성의 불규칙함의 증가한다. 그 때문에 반도체 웨이퍼에 있어서 간편하게 결정 격자 방향을 아는 것이 중요한 기술 과제가 된다.Due to the disadvantages described above, when the flat or notched wafers are not used, it is difficult to align the semiconductor wafers along the crystal lattice direction, which increases the irregularities of transistor characteristics that change depending on the crystal orientation. Therefore, it is an important technical subject to know the crystal lattice direction easily in a semiconductor wafer.

따라서, 종래부터 반도체 웨이퍼에 있어서 결정 격자 방향을 간편하게 아는 것을 목적으로 하는 레이저 마킹을 행하는 기술이 알려져 있다.Therefore, conventionally, the technique which performs the laser marking for the purpose of easily knowing the crystal lattice direction in a semiconductor wafer is known.

반도체 웨이퍼에 레이저 마킹을 행하는 종래의 예에서는 반도체 웨이퍼의 특정의 결정 격자 방향에 대하여 레이저 마킹을 행하는 것을 특징으로 하고 있다. 따라서, 특정 방위에 레이저 마킹을 행하기에는 반도체 웨이퍼의 결정 방위를 X 선 회절법 등의 방법에 의하여 조사하는 것이 필요하다. 간접적 레이저 마킹 장치는 반도체 웨이퍼 하나 하나를 개별적으로 마킹을 행하기 때문에 모든 반도체 웨이퍼의 결정 격자 방향을 X선 회절법 등에 의하여 조사하는 것이 필요하다. In the conventional example of laser marking a semiconductor wafer, laser marking is performed in a specific crystal lattice direction of the semiconductor wafer. Therefore, in order to perform laser marking on a specific orientation, it is necessary to irradiate the crystal orientation of the semiconductor wafer by a method such as an X-ray diffraction method. Since the indirect laser marking apparatus individually marks each semiconductor wafer, it is necessary to irradiate the crystal lattice directions of all the semiconductor wafers by X-ray diffraction or the like.

따라서 상기의 종래 예는 하나 하나의 반도체 웨이퍼에 대하여 결정 격자 방향을 X선 회절법 등에 의하여 조사한 뒤, 레이저 마킹 장치가 개개의 반도체 웨이퍼에 대하여 개별적으로 마킹을 행하여만 하므로, 반도체 웨이퍼의 제조 공정의 단계를 증가시키고 생산성을 악화시킨다는 문제가 있다.Therefore, in the above-described conventional example, since the laser marking apparatus only marks the individual semiconductor wafers after irradiating the crystal lattice direction with respect to one semiconductor wafer by X-ray diffraction or the like, the manufacturing process of the semiconductor wafer There is a problem of increasing the steps and worsening the productivity.

특히 에러 발생율을 낮추기 위한 웨이퍼 이송 설비의 조절 장치에 관한 것이다.In particular, the present invention relates to an apparatus for adjusting a wafer transfer facility for lowering an error occurrence rate.

본 발명이 이루고자 하는 기술적 과제는 반도체 웨이퍼의 파손을 방지하면서도 간단한 방법에 의해 형성된 정렬 마크를 구비한 반도체 웨이퍼를 제공하고자 하는 것이다.An object of the present invention is to provide a semiconductor wafer having an alignment mark formed by a simple method while preventing damage to the semiconductor wafer.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. Technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 웨이퍼는 소정의 가공된 진원의 반도체 웨이퍼 상에 하나 이상의 정렬 마크를 포함한다. A semiconductor wafer according to an embodiment of the present invention for achieving the above technical problem includes one or more alignment marks on a semiconductor wafer of a predetermined processed circle.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and the drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and methods for achieving them will be apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention, and those skilled in the art to which the present invention pertains. It is provided to fully inform the scope of the invention, and the invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

이하, 도 2a 및 도 2b를 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 2A and 2B.

도 2a은 본 발명의 일 실시예에 따른 반도체 웨이퍼(210)의 평면도이다.2A is a plan view of a semiconductor wafer 210 in accordance with one embodiment of the present invention.

도 2a에 도시되어 있는 바와 같은 본 발명의 일 실시예에 따른 반도체 웨이퍼(210)는 제품 제작용으로 구매된 진원(眞圓)의 반도체 웨이퍼(210)이다.The semiconductor wafer 210 according to the embodiment of the present invention as shown in FIG. 2A is a rounded semiconductor wafer 210 purchased for manufacturing a product.

제품 제작용으로 구매된 진원의 반도체 웨이퍼(210)는 다음과 같은 소정의 가공 공정을 통해 제조된다.The epitaxial semiconductor wafer 210 purchased for product manufacturing is manufactured through the following predetermined processing process.

우선, 다결정 실리콘을 높은 온도에서 녹여 액체 상태로 만든 다음, 실리콘 성장의 핵이 될 단결정 실리콘 막대를 액체 속에 넣고 아주 천천히 회전 시켜서 결정이 천천히 성장하도록 만든다.First, polycrystalline silicon is melted at a high temperature to make it into a liquid state, and then a single crystal silicon rod, which is the nucleus of silicon growth, is placed in the liquid and rotated very slowly, causing the crystal to grow slowly.

상기 공정을 거쳐서 만들어진 실리콘 단결정 덩어리인 잉곳을 진원의 반도체 웨이퍼 형태로 만들기 위해 일정한 두께로 잘라내는데 이러한 공정을 슬라이싱이라 한다.The ingot, which is a monolithic silicon monolith made through the above process, is cut to a certain thickness in order to form a true semiconductor wafer. This process is called slicing.

상기 슬라이싱 공정 중 발생된 반도체 웨이퍼 표면의 결함을 제거하고, 반도체 웨이퍼의 두께와 평탄도를 균일하게 만들기 위해 연마 공정을 수행한 후, 화학 용액으로 반도체 웨이퍼의 표면에 남은 결함을 제거한다.After the defects on the surface of the semiconductor wafer generated during the slicing process are removed and the polishing process is performed to make the thickness and flatness of the semiconductor wafer uniform, the defects remaining on the surface of the semiconductor wafer are removed with a chemical solution.

상기 반도체 웨이퍼의 본래의 저항률을 갖도록 하기 위해서 보론(boron) 가스 분위기에서 고온으로 장시간 열처리를 한 다음에 급속 냉각을 한다.In order to have the original resistivity of the semiconductor wafer, heat treatment is performed for a long time at a high temperature in a boron gas atmosphere, followed by rapid cooling.

이어서, 거칠어진 상기 반도체 웨이퍼 표면을 고도의 평탄도를 갖도록 연마 공정을 수행한다. 상기 연마 공정 후, 반도체 웨이퍼 표면에 붙은 오염 입자들을 제거 한다.Then, the roughened semiconductor wafer surface is subjected to a polishing process to have a high flatness. After the polishing process, contaminating particles adhered to the surface of the semiconductor wafer are removed.

그 후, 오염 입자 및 금속성 불순물 검사 등을 통해 고객이 원하는 수준에 미달하는 제품을 가려내는 검사를 통해, 검사에 합격한 제품이 포장되어 출하된다.Subsequently, a product that passes the inspection is packaged and shipped through inspection that screens out products that do not meet a desired level through inspection of contaminated particles and metallic impurities.

도 2a에 도시되어 있는 바와 같이, 본 발명의 일 실시예에 따른 반도체 웨이퍼(210)는 상기한 바와 같은 소정의 가공된 진원의 반도체 웨이퍼(210) 상에 정렬 마크(211)를 포함한다. 상기 정렬 마크(211)는 후속되는 반도체 제조 공정, 예컨대 사진 식각 공정시 광학 및 파장을 이용하여 반도체 웨이퍼(210)의 정렬을 위한 기준으로 이용할 수 있다. 예컨대, 광학을 이용하여 상기 정렬 마크(211)를 확인 시 정렬 마크(211) 이외의 부분과 두께 차이가 있어 파장 차이가 발생하기 때문에 이를 이용하여 반도체 웨이퍼(210)를 정렬할 수 있는 것이다.As shown in FIG. 2A, a semiconductor wafer 210 in accordance with one embodiment of the present invention includes alignment marks 211 on a predetermined, processed semiconductor wafer 210 as described above. The alignment mark 211 may be used as a reference for alignment of the semiconductor wafer 210 by using optical and wavelengths in a subsequent semiconductor manufacturing process, for example, a photolithography process. For example, when the alignment mark 211 is checked using optical, the wavelength difference occurs because there is a difference in thickness from a portion other than the alignment mark 211, and thus the semiconductor wafer 210 may be aligned.

상기 정렬 마크(211)는 고출력 레이저 빔을 내는 하드 레이저 마킹 장치를 사용하거나 건식 식각에 의하여 반도체 웨이퍼(210) 표면에 각인될 수 있지만, 이 에 특별히 제한되는 것은 아니다.The alignment mark 211 may be imprinted on the surface of the semiconductor wafer 210 by using a hard laser marking device that emits a high power laser beam or by dry etching, but is not particularly limited thereto.

또한, 상기 정렬 마크(211)는 수 마이크로 미터의 깊이를 갖고 반도체 웨이퍼(210) 상에 형성될 수 있고, 이때 상기 정렬 마크(211)의 크기는 3mm*3mm 이상일 수 있지만, 이에 한정되는 것은 아니다. 이러한 정렬 마크(211)의 깊이 및 크기는 레이저 출력의 조정으로 용이하게 조정된다. In addition, the alignment mark 211 may be formed on the semiconductor wafer 210 with a depth of several micrometers, wherein the size of the alignment mark 211 may be 3mm * 3mm or more, but is not limited thereto. . The depth and size of this alignment mark 211 are easily adjusted by adjusting the laser output.

상기 정렬 마크(211)의 형태는 사각형 원형 또는 타원형일 수 있으나, 이에 특별히 제한되지 않는다. 또한, 반도체 웨이퍼(210) 상에 각인되는 정렬 마크(211)는 반도체 웨이퍼(210)의 정렬 기준을 더욱 명확하게 하기 위하여 하나 이상의 개수로 상기 반도체 웨이퍼(210) 상에 각인될 수 있다. 뿐만 아니라, 사양, 아이덴티피케이션, 제조번호, 유저 니드 등의 표시를 위한 다른 마크가 정렬 마크(211)에 더하여 동일한 방법으로 각인될 수 있다. 이들 마크는 정렬 마크(211)와 구별하기 위해 정렬 마크(211)로부터 떨어진 위치에서 바코드로서 각인될 수 있다.The alignment mark 211 may be in the form of a rectangular circle or an ellipse, but is not particularly limited thereto. In addition, the alignment marks 211 imprinted on the semiconductor wafer 210 may be imprinted on the semiconductor wafer 210 in one or more numbers in order to more clearly align the reference of the semiconductor wafer 210. In addition, other marks for the display of the specification, identification, serial number, user need, etc. may be imprinted in the same manner in addition to the alignment mark 211. These marks may be stamped as barcodes at locations away from the alignment marks 211 to distinguish them from the alignment marks 211.

상기 정렬 마크(211)의 반도체 웨이퍼(210) 상에서의 형성 위치는 반도체 웨이퍼(210)의 원주로부터 소정의 거리 내에 위치할 수 있다. 즉, 도 2a에 도시되어 있는 바와 같이 반도체 웨이퍼(210)의 원주에서 이격된 위치에서 정렬 마크(211)가 형성될 수도 있고, 도 2b에 도시되어 있는 바와 같이 반도체 웨이퍼(210)의 원주에 인접에서 정렬 마크(211)가 형성될 수도 있다. 상기 소정의 거리는 바람직하게는 10mm 이다.The formation position of the alignment mark 211 on the semiconductor wafer 210 may be located within a predetermined distance from the circumference of the semiconductor wafer 210. That is, the alignment marks 211 may be formed at positions spaced apart from the circumference of the semiconductor wafer 210 as shown in FIG. 2A, and adjacent to the circumference of the semiconductor wafer 210 as shown in FIG. 2B. The alignment mark 211 may be formed. The predetermined distance is preferably 10 mm.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

상기한 바와 같은 본 발명의 반도체 웨이퍼는 다음과 같은 효과가 하나 또는 그 이상 있다. The semiconductor wafer of the present invention as described above has one or more of the following effects.

첫째, 본 발명에 따른 반도체 웨이퍼는 반도체 소자가 형성되는 표면을 전체적으로 원형으로 유지하기 때문에 유효 면적을 넓힐 수 있다.First, the semiconductor wafer according to the present invention can increase the effective area because the entire surface on which the semiconductor device is formed is maintained in a circular shape.

둘째, 본 발명에 따른 반도체 웨이퍼는 소정의 가공된 진원의 반도체 웨이퍼를 사용하여 상기 반도체 웨이퍼 상에 직접 정렬 마크를 각인함으로써 종래의 레이저 마킹에 있어서 결정 격자 방향을 X선 회절법 등에 의해 조사하는 공정이 필요 없다.Second, the semiconductor wafer according to the present invention is a process of irradiating the crystal lattice direction by X-ray diffraction or the like in the conventional laser marking by imprinting an alignment mark directly on the semiconductor wafer using a semiconductor wafer of a predetermined epicenter. There is no need for this.

Claims

A semiconductor wafer comprising one or more alignment marks on a predetermined processed semiconductor wafer.

The method of claim 1,

The alignment mark is a semiconductor wafer, characterized in that formed by dry etching or laser marking.

The method of claim 1,

And the alignment mark is located within a predetermined distance from the circumference of the circular semiconductor wafer.

The method of claim 3, wherein

The predetermined distance is a semiconductor wafer, characterized in that 10mm.