KR20060000344A - Capacitor of semiconductor device and forming method thereof - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로서, 더욱 자세하게는 나노 기술에서 캐패시터의 면적확보를 개선하여 캐패시터 용량을 증대시킬 수 있고 하드성 패일 감소 및 리프레쉬의 증가로 인해 캐패시터의 생산성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a capacitor of a semiconductor device, and more particularly, to increase the capacitor capacity by improving the area of the capacitor in nanotechnology, and to improve the productivity of the capacitor due to the reduction of the hard pad and the increase in refresh rate. The present invention relates to a capacitor manufacturing method of a semiconductor device.
본 발명에 따른 반도체 소자의 캐패시터는 반도체 기판 상에 형성된 층간절연막과, 상기 층간절연막의 소정영역에 형성된 플러그와, 상기 층간절연막 상에 형성된 기둥모양의 산화막과, 상기 산화막의 측벽 및 상기 플러그 상에 형성된 하부전극과, 상기 하부전극의 내측에 형성된 MPS층으로 이루어지되, 상기 하부전극의 중단부에 있는 산화막의 두께가 상단부에서의 산화막 두께보다 두껍게 형성된 것을 특징으로 한다.
The capacitor of the semiconductor device according to the present invention includes an interlayer insulating film formed on a semiconductor substrate, a plug formed in a predetermined region of the interlayer insulating film, a pillar-shaped oxide film formed on the interlayer insulating film, a sidewall of the oxide film and the plug. The lower electrode is formed, and the MPS layer formed inside the lower electrode, wherein the thickness of the oxide film in the middle portion of the lower electrode is characterized in that formed thicker than the oxide film thickness at the upper end.
반도체, 캐패시터, 하부전극, 산화막, CDSemiconductor, Capacitor, Lower Electrode, Oxide, CD
Description
도 1은 종래 기술에 의한 반도체 소자의 캐패시터를 나타낸 단면도.1 is a cross-sectional view showing a capacitor of a semiconductor device according to the prior art.
도 2는 본 발명에 의한 반도체 소자의 캐패시터를 나타낸 단면도.2 is a cross-sectional view showing a capacitor of a semiconductor device according to the present invention.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 나타낸 공정단면도들.
3A to 3D are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.
- 도면의 주요 부분에 대한 설명 -Description of the main parts of the drawing-
1, 11 : 산화막 2, 12 : 하부전극1, 11: oxide film 2, 12: lower electrode
3, 13 : MPS층 C : 콘택홀3, 13: MPS layer C: contact hole
D : 데미지영역
D: Damage Area
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로서, 더욱 자세하 게는 나노 기술에서 캐패시터의 면적확보를 개선하여 캐패시터 용량을 증대시킬 수 있고 하드성 패일 감소 및 리프레쉬의 증가로 인해 캐패시터의 생산성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
The present invention relates to a method for manufacturing a capacitor of a semiconductor device, and more particularly, to increase the capacitor capacity by improving the area of the capacitor in nanotechnology, and to improve the productivity of the capacitor due to the reduction of hard fail and increase of refresh. The present invention relates to a method for manufacturing a capacitor of a semiconductor device.
반도체 소자의 고집적화에 따라 캐패시터의 하부전극인 스토리지 노드전극의 형상을 컵구조로 형성하고 있다.As the semiconductor devices are highly integrated, the shape of the storage node electrode, which is a lower electrode of the capacitor, is formed in a cup structure.
또한, 좁은 셀 면적 내에서 충분한 캐패시터를 확보하기 위하여 하부전극 표면에 MPS를 성장시키거나 캐패시터 산화막의 높이를 높여 표면적을 증가시키려는 실험이 많이 시도되었으며 큰 공정적 변화없이 캐패시턴스를 증가시키는 효과적인 방법으로 인식되어 왔다.In addition, many experiments have been made to increase the surface area by growing the MPS on the lower electrode surface or increasing the height of the capacitor oxide film in order to secure sufficient capacitors within a narrow cell area, and are recognized as an effective method of increasing the capacitance without a large process change. Has been.
상기와 같은 종래의 캐패시터 형성방법은 먼저 반도체 기판상에 층간절연막을 증착한 후 기판의 일부가 노출되도록 층간절연막을 식각하여 플러그용 콘택홀을 형성한다. The conventional capacitor forming method as described above first deposits an interlayer insulating film on a semiconductor substrate, and then forms a contact hole for a plug by etching the interlayer insulating film to expose a portion of the substrate.
그 다음, 상기 콘택홀이 매립되도록 전극물질을 증착 및 평탄화하여 플러그를 형성하고, 상기 기판 전면 상에 산화막을 증착한 후 상기 플러그가 노출되도록 산화막을 식각하여 하부전극용 콘택홀을 형성한다.Next, a plug is formed by depositing and planarizing an electrode material to fill the contact hole, and deposit an oxide layer on the entire surface of the substrate, and then etch the oxide layer to expose the plug to form a contact hole for the lower electrode.
그 다음, 상기 하부전극용 콘택홀 및 산화막 상에 폴리실리콘을 증착한 후 식각하여 상기 폴리실리콘을 서로 분리시켜 하부전극을 완성한다.Next, polysilicon is deposited on the lower electrode contact hole and the oxide layer and etched to separate the polysilicon from each other to complete the lower electrode.
그리고 나서 하부전극의 표면적을 증대시키기 위하여, 하부전극 표면에 MPS층을 형성한 다음 유전막 및 상부전극을 순차적으로 형성하여 캐패시터를 완성한 다.Then, in order to increase the surface area of the lower electrode, an MPS layer is formed on the lower electrode surface, and then a dielectric film and an upper electrode are sequentially formed to complete the capacitor.
도 1은 상기와 같은 캐패시터 형성 방법에 따른 반도체 소자의 캐패시터 구조를 나타낸 단면도로써, 종래의 반도체 소자의 캐패시터는 도 1에서 보는 바와 같이 반도체 기판(미도시) 상에 형성된 플러그(미도시)와, 상기 플러그의 하부를 제외한 영역의 반도체 기판 상에 형성된 층간절연막(미도시)과, 상기 층간절연막 상에 형성된 기둥모양의 산화막(1)과, 상기 산화막(1) 내측을 둘러싸고 상기 플러그와 연결되도록 형성된 하부전극(2)과, 상기 하부전극(2) 내측에 형성된 MPS층(3)으로 이루어지되, 상기 산화막(1)의 두께가 하단부와 상단부에서보다 중단부에서 더욱 얇게 형성되는 것을 그 구성상 특징으로 한다.1 is a cross-sectional view illustrating a capacitor structure of a semiconductor device according to the method of forming a capacitor as described above. A capacitor of a conventional semiconductor device includes a plug (not shown) formed on a semiconductor substrate (not shown), as shown in FIG. 1; An interlayer insulating film (not shown) formed on a semiconductor substrate in a region other than the lower portion of the plug, a pillar-shaped oxide film 1 formed on the interlayer insulating film, and formed to surround the inside of the oxide film 1 and be connected to the plug. The lower electrode 2 and the
이때, 캐패시터 산화막의 높이를 높이는 만큼 비례적으로 캐패시턴스의 증가를 얻지 못하는 이유 중의 하나로 캐패시터 중단부의 산화막 두께가 얇아지는 타원형의 프로파일(B)을 이루고 있으므로 캐패시터 상단부 및 하단부의 산화막이 얇아져야할 여지가 있음에도 불구하고 캐패시터 상단부 및 하단부의 산화막이 두꺼워(A) 캐패시터 면적 확보에 불리하다는 문제점이 있다.
At this time, one of the reasons for not increasing the capacitance proportionally by increasing the height of the capacitor oxide film is an elliptical profile (B) in which the oxide thickness of the capacitor stop portion becomes thin, so there is room for thinning the oxide film at the top and bottom of the capacitor. Nevertheless, there is a problem in that the oxide film at the upper end and the lower end of the capacitor is thick (A), which is disadvantageous in securing the capacitor area.
따라서, 본 발명이 이루고자 하는 기술적 과제는 나노 기술에서 캐패시터의 면적확보를 개선하여 캐패시터 용량을 증대시킬 수 있고 하드성 패일 감소 및 리프레쉬의 증가로 인해 캐패시터의 생산성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는 데 있다.
Therefore, the technical problem to be achieved by the present invention is to improve the area of the capacitor in nanotechnology to increase the capacity of the capacitor and to manufacture the capacitor of the semiconductor device which can improve the productivity of the capacitor due to the reduction of the hard-failure and increase of the refresh To provide a way.
상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판 상에 형성된 층간절연막과, 상기 층간절연막의 소정영역에 형성된 플러그와, 상기 층간절연막 상에 형성된 기둥모양의 산화막과, 상기 산화막의 측벽 및 상기 플러그 상에 형성된 하부전극과, 상기 하부전극의 내측에 형성된 MPS층으로 이루어지되, 상기 하부전극의 중단부에 있는 산화막의 두께가 상단부에서의 산화막 두께보다 두껍게 형성된 것을 특징으로 하는 반도체 소자의 캐패시터를 제공한다.In order to achieve the above technical problem, the present invention provides an interlayer insulating film formed on a semiconductor substrate, a plug formed in a predetermined region of the interlayer insulating film, a columnar oxide film formed on the interlayer insulating film, sidewalls of the oxide film and the plug. And a lower electrode formed on the upper electrode, and an MPS layer formed on the inner side of the lower electrode, wherein the thickness of the oxide film in the middle portion of the lower electrode is thicker than the thickness of the oxide film at the upper end. do.
상기와 같은 본 발명에 따르면, 캐패시터 하부전극의 중단부에 있는 산화막의 두께가 상단부에서의 산화막 두께보다 두껍게 형성됨에 따라, 캐패시터의 용량을 증대시킬 수 있는 이점이 있다.According to the present invention as described above, the thickness of the oxide film in the middle portion of the capacitor lower electrode is formed thicker than the oxide film thickness at the upper end, there is an advantage that can increase the capacity of the capacitor.
또한 상기 기술적 과제를 달성하기 위한 본 발명은 반도체 기판 상에 플러그를 형성한 후 산화막을 증착하는 제 1단계; 상기 플러그가 노출되도록 상기 산화막을 식각하여 콘택홀을 형성하는 제 2단계; 상기 산화막의 상층부에 데미지영역을 형성한 후 세정공정을 진행하여 상기 데미지영역의 산화막을 얇게하는 제 3단계; 상기 플러그와 연결되도록 상기 산화막의 측벽 및 플러그 상에 하부전극을 형성하는 제 4단계; 상기 하부전극의 표면에 MPS층을 성장시키는 제 5단계를 포함하여 이루어지는 반도체 소자의 캐패시터 제조 방법을 제공한다.In addition, the present invention for achieving the above technical problem is a first step of depositing an oxide film after forming a plug on a semiconductor substrate; Forming a contact hole by etching the oxide layer to expose the plug; A third step of forming a damage region on an upper layer of the oxide film and performing a cleaning process to thin an oxide film of the damage region; Forming a lower electrode on the sidewall of the oxide film and the plug to be connected to the plug; It provides a method of manufacturing a capacitor of a semiconductor device comprising a fifth step of growing an MPS layer on the surface of the lower electrode.
본 발명의 반도체 소자의 캐패시터 제조 방법에 있어서, 상기 데미지영역은 상기 산화막의 상층부에만 경사이온주입을 실시하여 형성하는 것을 특징으로 한다. In the capacitor manufacturing method of the semiconductor element of this invention, the said damage area | region is formed by inclining ion implantation only in the upper-layer part of the said oxide film.
본 발명에 있어서, 상기 경사이온주입은 플라즈마 이온주입공정을 통해 농도 1.0E1~1.0E20, 경사각 0~30°, 에너지 1.0KeV~10MeV인 조건에서 PH3, As, Sb의 이온을 주입하여 이루어지는 것을 특징으로 한다.In the present invention, the gradient ion implantation is performed by implanting ions of PH3, As, Sb under the conditions of concentration 1.0E1 ~ 1.0E20, tilt angle 0 ~ 30 °, energy 1.0KeV ~ 10MeV through a plasma ion implantation process It is done.
본 발명에 있어서, 상기 하부전극은 상기 제 3단계를 거친 결과물 상에 폴리실리콘을 증착한 후 식각하여 형성하는 것을 특징으로 한다.
In the present invention, the lower electrode is formed by depositing polysilicon on the resultant after the third step and etching.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.
도 2는 본 발명의 반도체 소자의 캐패시터의 구조를 나타낸 단면도이고, 도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 캐패시터의 제조 방법을 나타낸 공정단면도들이다.2 is a cross-sectional view illustrating a structure of a capacitor of a semiconductor device of the present invention, and FIGS. 3A to 3D are process cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.
먼저, 도 2에서 보이는 바와 같이 본 발명에 의한 반도체 소자의 캐패시터는 반도체 기판(미도시) 상에 형성된 플러그(미도시)와, 상기 플러그의 하부를 제외한 영역의 반도체 기판 상에 형성된 층간절연막(미도시)과, 상기 층간절연막 상에 형성된 기둥모양의 산화막(11)과, 상기 산화막(11)의 측벽 및 상기 플러그 상에 형성된 하부전극(12)과, 상기 하부전극(12)의 내측에 형성된 MPS층(13)으로 이루어지되, 상기 하부전극(12)의 중단부에 있는 산화막(11)의 두께가 상단부에서의 산화막(11) 두께보다 두껍게 형성된 것을 그 구성상 특징으로 한다.First, as shown in FIG. 2, the capacitor of the semiconductor device according to the present invention includes a plug (not shown) formed on a semiconductor substrate (not shown), and an interlayer insulating film (not shown) formed on a semiconductor substrate in a region excluding the lower portion of the plug. ), A pillar-
그리고 도 3a 내지 도 3d를 통하여 본 발명의 반도체 소자의 캐패시터의 제 조 방법을 상세히 설명하겠다.3A to 3D, the method of manufacturing the capacitor of the semiconductor device of the present invention will be described in detail.
먼저, 일반적인 캐패시터의 제조 방법과 같이, 반도체 기판 상에 층간절연막을 증착한 후 이를 식각하여 플러그를 형성하고, 상기 층간절연막 및 플러그 상에 하부전극(스토리지 노드)용 산화막을 증착한다.First, as in a general capacitor manufacturing method, an interlayer insulating film is deposited on a semiconductor substrate and then etched to form a plug, and an oxide film for a lower electrode (storage node) is deposited on the interlayer insulating film and the plug.
그리고, 도 3a에서 보는 바와 같이, 상기 플러그(미도시)가 노출되도록 상기 산화막(11)을 식각하여 콘택홀(C)을 형성한다.As shown in FIG. 3A, the
그 다음 도 3b에서 보는 바와 같이, 경사이온주입을 실시하여 상기 산화막(11)의 상층부에만 데미지영역(D)을 형성한 후 세정공정(cleaning)을 진행함으로써, 상기 산화막(11) 상층부의 일정 두께를 제거하여 데미지영역(D)의 산화막(11) 폭을 얇게 한다.Then, as shown in Figure 3b, by performing a gradient ion implantation to form a damage region (D) only in the upper layer portion of the
이와 같이, 상기 산화막(11)의 폭을 상층부에서만 줄여 커패시터 면적을 확보한다.In this way, the width of the
이어서 도 3c에서 보는 바와 같이, 산화막(11) 상에 하부전극용 폴리실리콘을 상기 콘택홀(C)이 매립되도록 증착한 후 식각하여 상기 산화막(11)의 측벽 및 플러그(미도시) 상에 하부전극(13)을 형성한다.Subsequently, as shown in FIG. 3C, polysilicon for the lower electrode is deposited on the
그 다음 도 3d에서 보는 바와 같이, 상기 하부전극(13)의 내측에 MPS(Metastable Phase Silicon)를 성장시켜 캐패시터 면적을 확보한다.
Next, as shown in FIG. 3D, a metastable phase silicon (MPS) is grown inside the
이상 설명한 바와 같이, 본 발명에 따르면, 캐패시터 하부전극의 중단부에 있는 산화막의 두께가 상단부에서의 산화막 두께보다 두껍도록 형성함에 따라, 나노 기술에서 캐패시터의 용량을 증대시킬 수 있고 하드성 패일 감소 및 리프레쉬의 증가로 인해 캐패시터의 생산성을 향상시킬 수 있는 효과가 있다. As described above, according to the present invention, as the thickness of the oxide film at the stop of the capacitor lower electrode is formed to be thicker than the thickness of the oxide film at the upper end, it is possible to increase the capacitance of the capacitor in nanotechnology, and The increase in refresh has the effect of improving the productivity of the capacitor.
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