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KR20050084348A - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

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KR20050084348A
KR20050084348A KR1020057011110A KR20057011110A KR20050084348A KR 20050084348 A KR20050084348 A KR 20050084348A KR 1020057011110 A KR1020057011110 A KR 1020057011110A KR 20057011110 A KR20057011110 A KR 20057011110A KR 20050084348 A KR20050084348 A KR 20050084348A
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KR
South Korea
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region
dielectric
semiconductor device
recess
dielectric region
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KR1020057011110A
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English (en)
Inventor
호앙 비에트 엔구옌
디르크 제이 그라베스테이즌
로마노 제이 오 엠 후프만
Original Assignee
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Publication date
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Abstract

본 발명은 반도체 바디(1), 기판(2), 적어도 하나의 반도체 소자(3)를 포함하는 반도체 디바이스(10)의 제조에 관한 것으로서, 상기 반도체 디바이스에 적어도 하나의 접속 영역(4) 및 상기 접속 영역 상부에 인접하여 접속되는 스트립형 접속 도전체(a superjacent strip-shaped connection conductor : 5) - 상기 접속 영역과 상기 접속 도전체는 모두 유전체 내에 리세스됨 -를 제공하며, 상기 반도체 바디 상에서 상기 접속 영역이 형성될 위치에 제 1 재료의 유전체 영역(6)을 제공하고, 이어서, 상기 제 1 재료와 상이한 제 2 재료의 유전체 층(7)으로 상기 유전체 영역(6)을 코팅하며, 상기 유전체 층 중 상기 스트립형 접속 도전체(5)가 형성될 위치에 스트립형 리세스(7A)를 제공하고 - 상기 스트립형 리세스는 위쪽에서 상기 유전체 영역과 겹치면서 상기 유전체 영역 위쪽으로 연장됨 - , 상기 리세스(7A)를 형성하고 상기 유전체 영역(6)을 제공한 후, 상기 유전체 영역의 제거에 의해 생긴 공간(6A) 내에 전도성 재료(electroconductive material)를 증착함으로써 상기 접속 영역(4)을 형성하며, 상기 리세스(7A) 내에 전도성 재료를 증착하여 상기 접속 도전체(5)를 형성하되, 상기 제 1 재료는 유기 재료(organic material)로 구성되고, 상기 제 2 재료는 상기 유기 재료보다 높은 분해 온도(decomposition temperature)를 갖는 재료로 구성되며, 상기 유기 재료의 분해 온도보다는 높고 상기 제 2 재료의 분해 온도보다는 낮은 온도로 가열함으로써 상기 도전체 영역(6)을 제거한다. 본 발명에 따른 방법은 매우 간단하며, 제 2 재료를 최적으로 선택함으로써 획득된 디바이스(10)의 평탄도를 높일 수 있다. 유전체 영역(4)으로서는 포토레지스트를 사용하는 것이 바람직하며, 유전체 층(7)으로서는 SILK나 SOG 재료와 같이 가열에 의해 고상으로 변환되는 액상 재료를 사용하는 것이 바람직하다.

Description

반도체 디바이스 및 그 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE OBTAINED BY MEANS OF SUCH A METHOD}
본 발명은 반도체 바디, 기판, 적어도 하나의 반도체 소자를 포함하는 반도체 디바이스의 제조에 관한 것으로서, 상기 반도체 디바이스에 적어도 하나의 접속 영역 및 상기 접속 영역 상부에 인접하여 접속되는 스트립형 접속 도전체(a superjacent strip-shaped connection conductor) - 상기 접속 영역과 상기 접속 도전체는 모두 유전체 내에 리세스됨 -를 제공하며, 상기 반도체 바디 상에서 상기 접속 영역이 형성될 위치에 제 1 재료의 유전체 영역을 제공하고, 이어서, 상기 제 1 재료와 상이한 제 2 재료의 유전체 층으로 상기 유전체 영역을 코팅하며, 상기 유전체 층 중 상기 스트립형 접속 도전체가 형성될 위치에 스트립형 리세스를 제공하고 - 상기 스트립형 리세스는 위쪽에서 상기 유전체 영역과 겹치면서 상기 유전체 영역 위쪽으로 연장됨 - , 상기 리세스를 형성하고 상기 유전체 영역을 제공한 후, 상기 유전체 영역의 제거에 의해 생긴 공간 내에 전도성 재료(electroconductive material)를 증착함으로써 상기 접속 영역을 형성하며, 상기 리세스 내에 전도성 재료를 증착하여 상기 접속 도전체를 형성한다.
이러한 반도체 제조와 관련된 종래의 기술은 2000년 3월 7일 공고된 미국 특허 제 6,033,977 호로부터 알 수 있다. 이 문서는 기판을 구비하는 반도체 바디 중 접속 영역이 형성될 위치에 제 1 재료로 된 유전체 영역을 제공하는 방법 및 상기 제 1 재료와는 상이한 제 2 재료로 된 유전체 층을 그 위에 증착하는 방법 - 상기 유전체 층 내 스트립형 도전체 위치에 리세스가 형성되어 유전체 영역까지 연장하면서 겹침 - 에 대해 설명하고 있다. 포토리소그래피와 에칭에 의해 리세스를 형성한 후, 에칭에 의해 유전체 영역을 제거한다. 이어서, 유전체 영역이 이전에 존재했던 빈 공간 및 리세스 내에 도전체를 제공함으로써 접속 영역과 접속 도전체를 형성한다.
이러한 종래 방법은 여러 단계를 포함하기 때문에 비교적 복잡하다는 단점을 갖는다. 또한, 간혹 획득된 디바이스의 평탄도가 만족스럽지 못한 경우도 있다. 이 방법은 일반적으로 CMP(화학적 기계적 연마) 공정 및/또는 추가 포토리소그래피 및 에칭 공정에 의해 종결되므로, 제조될 디바이스의 최소 치수가 감소하고 있는 추세로부터 미루어 볼 때, 접속 영역과 스트립형 접속 도전체를 구비하는 디바이스를 가능한 한 평탄하게 하는 것이 매우 중요하다.
도 1 내지 도 7은 본 발명에 따른 방법의 실시예에 의한 제조의 연속적인 단계에서 반도체 디바이스를 두께 방향에 대해 직각으로 바라본 개략적 단면도이다.
따라서, 본 발명의 목적은 앞서 언급된 유형으로서 덜 복잡하고 가능한 한 평탄한 디바이스를 제조할 수 있는 방법을 제공하는 것이다.
이러한 목적을 달성하기 위해, 본 발명은 제 1 재료로서는 유기 재료를 사용하고, 제 2 재료로서는 이 유기 재료보다 높은 분해 온도를 갖는 재료를 사용하며, 유기 재료의 분해 온도보다는 높고 제 2 재료의 분해 온도보다는 낮은 온도에서 가열함으로써 유전체 영역을 제거한다. 본 발명은 유전체 영역을 위해 유기 재료를 선택함으로써 이 영역을 가열에 의해 제거할 수 있다는 인식에 기초하고 있다. 이는 에칭 공정보다 간단한 공정이다. 또한, 약간의 변형을 거쳐, 이 공정 단계와 추가 가열 단계를 결합할 수도 있는데, 그 결과 공정 단계 하나를 효과적으로 줄일 수 있다. 본 발명은 또한, 특히, 유전체 층의 재료가 액상 재료로서, 증착된 후 후속 가열 단계에서 고상 재료로 변환되는 경우 이러한 장점들을 달성할 수 있다는 인식에도 기초하고 있다. 마지막으로, 본 발명은 유전체 층을 위한 재료를 액상에서 도포하면 특히 평탄한 구조물을 초래한다는 인식에도 기초하고 있다.
본 발명에 따른 제 1 실시예에서는, 제 1 재료로서 포토레지스트를 사용하고, 제 2 재료로서 이 포토레지스트보다 분해 온도가 높은 유전체 수지(dielectric resin)를 사용한다.
이러한 유전체 수지는 통상적으로 소위 스피닝 공정에 의해 디바이스에 도포되는 액체를 의미한다. 이와는 달리, 유전체 수지로서 포토레지스트를 사용할 수도 있는데, 이 경우 리세스 형성을 단순화할 수 있다. 적절한 수지로서는 다우 케미컬 컴퍼니(Dow Chemical Company)에 의해 SILK라는 상표명으로 판매되고 있는 다공성 수지(a porous resin)가 있다. 이러한 재료는 예컨대, 450℃를 초과하는 높은 열적 안정성(a high thermal stability)을 갖는다. 유전체 영역에 사용할 수 있는 통상의 포토레지스트는 일반적으로 이보다 훨씬 낮은, 이를테면 200 내지 300 ℃ 미만의 열적 안정성을 갖는다. 결과적으로, 유전체 층의 재료를 여전히 안정적으로 남아 있도록 하면서 유전체 영역의 재료를 분해하고 기화(gasify)시킬 수 있다. 유전체 영역의 분해에 의해 형성된 가스는 유전체 층을 통해 배출할 수 있다.
그러나, 반드시 유전체 층 내에 리세스를 형성하기 전에 유전체 영역을 기화시킬 필요는 없다. 리세스를 형성한 후에 유전체 영역을 기화시키면, 가스를 보다 용이하게 배출할 수 있다.
다른 실시예에서는, 제 1 재료로서 포토레지스트를 사용하고, 제 2 재료로서 액상 글래스를 사용하는데, 액상 글래스는 가열에 의해 고상 글래스로 변환된다. 이러한 재료는 분해 온도가 매우 높아서, 고상 글래스로 변환하기 위해서는 대부분의 유기 재료가 분해되고 기화되는 온도만큼 높은 온도에서 열처리를 해야 한다. 따라서, 이 경우, 유전체 영역의 재료를 적절하게 선택하면, 아무런 추가 단계 없이도 기존의 방법에 비해 하나의 완전한 공정 단계, 즉, 유전체 영역의 에칭 단계를 덜 수 있다. 적절한 글래스로서는 허니웰 일렉트로닉 머티리얼즈(Honeywell Electronic Materials)에 의해 ACCUSPIN이나 ACCUGLASS라는 상표명으로 판매되고 있는 것과 같은 실리케이트 클래스나 형광 실리케이트 글래스가 있다.
전술한 바에 따르면, 액상 글래스를 고상 글래스로 변환하는 반도체 바디의 열처리 동안 주변 유전체 영역을 제거할 수 있음을 알 수 있다. 이 경우, 하나의 완전한 (에칭) 공정 단계를 줄일 수 있다. 또한, 전술한 바에 따르면, 제 1 및 제 2 재료 모두 스피닝/원심분리 공정(a spinning/centrifuging process)에 의해 반도체 바디에 액체 상태로 도포된다. 이에 의해, 제 1 재료가 포토레지스트인 경우, 유전체 영역을 용이하게 형성할 수 있다. 그리고, 획득된 디바이스의 평탄도도 증가되고 개선된다.
바람직한 변형예에서는, 추가 유전체 층을 도포하고, 그 위에 마스크를 제공하여, 마스크 외부에 있는 추가 유전체 층을 에칭에 의해 제거함으로써 유전체 영역을 형성할 수 있는데, 증착 후에, 리세스가 형성될 위치에 개구를 갖는 마스크로 유전체 층을 피복한 후 에칭에 의해 리세스를 형성한다. 추가 유전체 층은 포토레지스트인 것이 바람직하며, 에칭 공정은 현상 단계(a developing step)로 이루어진다.
유전체 영역을 제거하고 리세스를 형성한 후, 도전성 재료를 증착하기 전에, 반도체 바디를 세정하는 것이 바람직하다. 그 결과, 기화된 유전체 영역의 모든 고상 유기 잔여물(any solid organic residues)을 제거할 수 있다. 이러한 세정 동작은 산소 플라즈마 의해 적절하게 수행할 수 있음이 알려져 있다.
추가적인 변형예에서는, 전도성 재료(electroconductive material)로서 구리를 사용할 수 있으며, 구리를 증착하기 전에 접속 영역이 형성될 위치에 전도성 층을 증착하는데, 이 전도성 층은 구리에 대한 장벽을 형성한다. 구리는 우수한 전기적 및 열적 도전 특성을 가지므로, 비아와 트렌치를 위한 재료로서 적절하다. 구리 장벽에 의해 반도체 바디의 나머지 부분으로부터 구리를 분리함으로써, 구리에 의한 반도체 바디의 오염을 방지할 수 있다. 이 장벽으로서 적절한 전도성 재료로는 TaN(탄탈륨 질화물)이 있다. 전도성 층은 물리적 기상 증착 공정에 의해 도포하는 것이 바람직하며, 구리는 전기 도금 공정에 의해 제공하는 것이 바람직하다.
본 발명은 또한 본 발명에 따른 방법에 의해 제조된 반도체 디바이스도 포함한다. 이러한 디바이스는 최소 치수가 매우 작은 집적 회로를 포함할 수 있다.
전술한 본 발명의 특성 및 기타 다른 특성들은 후술하는 실시예(들)를 참조하면 보다 명확해질 것이다.
도면들은 실제 축척대로 도시한 것이 아니며, 두께 방향의 치수와 같은 소정 치수들은 명확한 설명을 위해 과장해서 도시하였다. 서로 다른 도면들에 포함된 대응 영역이나 부분들은 가능한 한 동일한 참조 부호로 나타내었다.
도 1 내지 도 7은 본 발명에 따른 방법의 실시예에 의한 제조의 연속적인 단계에서 반도체 디바이스를 두께 방향에 대해 직각으로 바라본 개략적 단면도이다. 도 1을 참조하면, 디바이스(10)의 제조를 위한 기초로서, 이 실시예에서는 실리콘인 기판(2)을 구비하는 반도체 바디(1)를 사용하며, 이 실시예에서는 다이오드인 반도체 소자(3)를 여기에 형성한다. 참조 부호 (3)가 가리키는 영역이 소스나 드레인과 같은 트랜지스터의 일부일 수도 있음은 당연하다. 이 영역(3)은 다이오드나 트랜지스터의 일부를 형성하는 반도체 영역, 또는 영역(3) 아래로 연장되는 도전체 트랙에 접속되는 도전성 영역일 수도 있다. 이어서, 193 nm 두께의 포토레지스트(66)를 반도체 바디(1) 상에 스핀 코팅하는데, 이 포토레지스트는 100 내지 150℃ 범위의 온도에서 경화된다. 다음으로, 레지스트 층(66) 위에 마스크(3)를 제공한다. 이 경우, 이 마스크는 도시하지 않은 글래스 플레이트(a glass plate) 상에 제공되는 금속 스팟(a metal spot : 30)이다.
도 2를 참조하면, 후속하여 레지스트 층(66)을 노광하고 현상하는데, 이 공정에 의해 마스크(30) 외부의 레지스트(66) 부분이 제거된다. 이 실시예에서는 원형인 유전체 영역(6)의 직경은 150 nm이고 높이는 300 nm이다.
도 3을 참조하면, 이어서 디바이스(10) 위에 유전체 층(7)을 제공하는데, 이 실시예에서는 원심분리 단계에 의해 표면에 SOG(Spin On Glass) 층(7)을 도포함으로써 수행한다. 층(7)의 두께는 유전체 영역(6) 두께의 두 배인 것이 바람직하며, 본 실시예에서는 600 nm이다.
다음으로 도 4를 참조하면, 도가니(a furnace : 爐)에서 400℃의 온도로 디바이스(1)를 가열한다. 이 공정에서, 한편으로는 액상 SOG 글래스가 고상 글래스로 변환되고, 다른 한편으로는 유전체 영역(6)이 분해 및 기화되어, 유전체 층(7) 내 유전체 영역(6)이 존재했던 위치에 빈 공간(6A)이 형성된다.
이어서 도 5를 참조하면, 유전체 층(7)에 포토레지스트 층(40)을 도포하고 포토리소그래피에 이해 원하는 패턴을 제공한다. 본 실시예에서는, 마스크(40) 내 스트립형 개구의 폭을 200 nm로 선택한다. 이는 150 nm인 빈 공간(6A)의 직경보다 넓은 것이다. 이로 인해, 형성될 트렌치(5)가 낮은 저항을 갖게 되고, 영역(6)에 대해 보다 용이하게 정렬될 수 있다는 이점이 생긴다.
후속하여 도 6을 참조하면, 건식/플라즈마 에칭 공정에 의해 유전체 층(7) 내에 리세스(7A)를 형성한다. 이 에칭 공정은 리세스(7A)가 유전체 층(7) 내의 빈 공간(6A)에 닿는 즉시 중단한다. 디바이스(10)를 세정하여 빈 공간(6A)으로부터 유전체 층(6)의 잔여물을 제거하는 것이 바람직하다. 본 실시예에서는 세정 동작으로서 산소 플라즈마를 사용할 수 있다.
다음으로 도 7을 참조하면, 스퍼터링에 의해 공간(6A)의 바닥에 전도성 층(60)을 증착한다. 이 층(60)을 위해 선택된 재료는 TaN인데, 이 재료는 구리에 대해 투과성이 전혀 없거나 거의 없다. 이 층(60)의 두께는 25 nm로 선택한다. 이어서, 전기 도금 공정에 의해 공간(6A)과 리세스(7A)를 구리로 충진한다. 이러한 방식으로, 유전체 층(7) 내에 리세스되도록 소위 비아 형태의 접속 영역(4)과 소위 트렌치 형태의 스트립형 도전체(5)를 형성할 수 있는데, 스트립형 도전체는 접속 영역(4)과 전기적으로 접속된다.
본 방법은 디바이스(10)를 완성할 때까지 통상적인 방식으로 계속될 수 있다. 본 방법에서의 통상적인 공정 단계는 CMP 공정 및 CMP 공정에 이어서 유전체 내에 리세스될 추가 접속 영역과 도전체를 제공하기 위한 기타 가능한 공정 단계들을 의미한다. 다음으로, 예컨대, 실리콘 질화물 층을 제공하여 개구를 형성하고 알루미늄과 같은 접속 금속을 증착할 수 있다. 이 문단에서 언급한 단계들은 도면에는 도시하지 않았다. 마침내, 절단(sawing)과 같은 분리 공정에 의해 개별 디바이스(10)를 얻을 수 있다.
당업자가 본 발명의 범주 내에서 다양한 수정과 변형을 가할 수 있으므로, 본 발명은 전술한 실시예에 한정되지 않는다. 예를 들어, 상이한 구조 및/또는 상이한 치수를 갖는 디바이스들을 제조할 수도 있다. Si 기판 대신 글래스, 세라믹, 또는 합성수지 기판을 사용할 수도 있다. 이어서, 소위 SOI(Silicon-On-Insulator)에 의해 반도체 바디를 형성할 수도 있다. 이 경우, 소위 기판 전이 기법(a substrate transfer technique)을 선택적으로 사용할 수도 있다.
또한, 유전체 층을 위한 재료로서 전술한 SILK를 사용하는 경우, 이 재료 내의 리세스는 에칭에 의해 형성할 수 있다. RIE(Reactive Ion Etching) 기법이 이 용도에 적합한 기법임이 입증되어 있다. 이 경우, 세정 동작을 위해 산소 플라즈마를 사용하는 대신, 이를테면, 소위 아르곤 스퍼터링 공정(an argon sputtering process)을 수행하는 것이 바람직하다. 필요에 따라서는, 특히 구리 장벽의 증착 온도를 SOG 유전체 층의 경우 사용했던 온도보다 낮게 선택하여, SILK 재료의 분해를 방지할 수 있다.
나아가, 이 디바이스는, 집적 회로의 형태이든 아니든, 다수의 다이오드 및/또는 트랜지스터와 저항 및/또는 캐패시터와 같이 추가적인 능동 및 수동 반도체 소자 또는 전자 부품을 포함할 수도 있다는 점에 다시 한번 유의해야 한다. 이 경우에도 본 발명에 따른 방법에 의해 효율적으로 제조를 수행할 수 있다.

Claims (10)

  1. 반도체 바디, 기판, 적어도 하나의 반도체 소자를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    상기 반도체 디바이스에 적어도 하나의 접속 영역 및 상기 접속 영역 상부에서 접속되는 스트립형 접속 도전체(a superjacent strip-shaped connection conductor) - 상기 접속 영역과 상기 접속 도전체는 모두 유전체 내에 리세스됨 -를 제공하며,
    상기 반도체 바디 상에서 상기 접속 영역이 형성될 위치에 제 1 재료의 유전체 영역을 제공하고,
    이어서, 상기 제 1 재료와 상이한 제 2 재료의 유전체 층으로 상기 유전체 영역을 코팅하며,
    상기 유전체 층 중 상기 스트립형 접속 도전체가 형성될 위치에 스트립형 리세스를 제공하고 - 상기 스트립형 리세스는 위쪽에서 상기 유전체 영역과 겹치면서 상기 유전체 영역 위쪽으로 연장됨 - ,
    상기 리세스를 형성하고 상기 유전체 영역을 제공한 후, 상기 유전체 영역의 제거에 의해 생긴 공간 내에 전도성 재료(electroconductive material)를 증착함으로써 상기 접속 영역을 형성하며,
    상기 리세스 내에 전도성 재료를 증착하여 상기 접속 도전체를 형성하되,
    상기 제 1 재료는 유기 재료(organic material)로 구성되고,
    상기 제 2 재료는 상기 유기 재료보다 높은 분해 온도(decomposition temperature)를 갖는 재료로 구성되며,
    상기 유기 재료의 분해 온도보다는 높고 상기 제 2 재료의 분해 온도보다는 낮은 온도로 가열함으로써 상기 도전체 영역을 제거하는
    반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 재료로서 포토레지스트를 사용하고,
    상기 제 2 재료로서 상기 포토레지스트보다 높은 분해 온도를 갖는 유전체 수지(dielectric resin)를 사용하는
    반도체 디바이스 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 재료로서 포토레지스트를 사용하고,
    상기 제 2 재료로서 액상 글래스(liquid glass)를 사용하되,
    상기 액상 글래스는 가열에 의해 고상 글래스(solid glass)로 변환되는
    반도체 디바이스 제조 방법.
  4. 제 3 항에 있어서,
    상기 반도체 바디를 열처리하여 상기 액상 글래스가 고상 글래스로 변환되는 동안 상기 유전체 영역을 제거하는 반도체 디바이스 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 재료는 액체 상태에서 원심분리처리(a centrifuging process)에 의해 상기 반도체 바디에 도포되는 반도체 디바이스 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 유전체 영역에 추가 유전체 층을 도포하고, 상기 추가 유전체 층 위에 마스크를 제공하며, 상기 마스크 밖에 있는 상기 추가 유전체 층은 에칭에 의해 제거함으로써, 상기 유전체 영역을 제거하고,
    증착 이후에, 상기 리세스가 형성될 위치에 개구(an aperture)를 갖는 마스크로 상기 유전체 층을 피복한 후, 에칭에 의해 상기 리세스를 형성하는
    반도체 디바이스 제조 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 유전체 영역을 제거하고 상기 리세스를 형성한 후, 상기 도전성 재료를 증착하기 전에, 상기 반도체 바디를 세정하는 반도체 디바이스 제조 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 전도성 재료로서 구리를 사용하고,
    상기 구리를 증착하기 전에, 상기 접속 영역이 형성될 위치에 전도성 층을 증착하여 구리에 대한 장벽을 형성하는
    반도체 디바이스 제조 방법.
  9. 제 8 항에 있어서,
    상기 전도성 층은 물리적 기상 증착 공정(a physical vapor deposition process)에 의해 도포하고,
    상기 구리는 도금 공정(an electroplating process)에 의해 제공하는
    반도체 디바이스 제조 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 따른 방법에 의해 제조된 반도체 디바이스.
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