KR20050074703A - Method for fabricating capacitor using electrostatic induction for use in semiconductor memory - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 68
- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 230000006698 induction Effects 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 230000005611 electricity Effects 0.000 claims abstract description 4
- 230000003068 static effect Effects 0.000 claims abstract description 4
- 230000001939 inductive effect Effects 0.000 claims abstract description 3
- 239000012212 insulator Substances 0.000 claims description 9
- 229910003071 TaON Inorganic materials 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 11
- 239000004020 conductor Substances 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000015654 memory Effects 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005686 electrostatic field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Power Engineering (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 메모리에서의 커패시터 형성방법에 관한 것으로, 본 발명에 따른 커패시터 형성방법은, 하부구조가 형성된 반도체 기판에 커패시터 하부전극을 형성하기 위한 도전막을 형성하고, 상기 도전막을 분리하여 커패시터 하부전극을 형성하는 단계와; 상기 반도체 기판과 상기 커패시터 하부전극이 각각 서로 다른 극성을 갖도록 정전기를 유도한 상태에서, 상기 커패시터 하부전극 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 커패시터 상부전극을 형성하는 단계를 포함함을 특징으로 한다. 본 발명에 따르면, 커패시터의 리닝현상에 의한 페일을 방지 또는 최소화할 수 있다. The present invention relates to a method of forming a capacitor in a semiconductor memory, and the method of forming a capacitor according to the present invention includes forming a conductive film for forming a capacitor lower electrode on a semiconductor substrate on which a substructure is formed, and separating the conductive film to form a capacitor lower electrode. Forming a; Forming a dielectric layer on the capacitor lower electrode while inducing static electricity such that the semiconductor substrate and the capacitor lower electrode have different polarities; And forming a capacitor upper electrode on the dielectric layer. According to the present invention, it is possible to prevent or minimize the failure caused by the phenomenon of the capacitor lining.
Description
본 발명은 커패시터의 형성방법에 관한 것으로, 더욱 구체적으로는 디램(DRAM : Dynamic Random Access Memory)등과 같은 반도체 메모리에서의 커패시터 하부전극의 쓰러짐을 최소화 할 수 있는 커패시터의 형성방법에 관한 것이다. The present invention relates to a method of forming a capacitor, and more particularly, to a method of forming a capacitor capable of minimizing collapse of a capacitor lower electrode in a semiconductor memory such as a DRAM (DRAM).
일반적으로, 디램의 메모리 셀은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 구성되어 있다. 그러한 커패시터는 반도체 기판에서 형성되는 위치에 따라 적층형과 트렌치형으로 대별된다.In general, a memory cell of a DRAM is composed of one access transistor and one storage capacitor. Such capacitors are roughly divided into stacked and trenched types depending on their position in the semiconductor substrate.
반도체 유우저들의 다양한 요구에 부응하여, 적층형 커패시터를 채용하는 반도체 메모리를 제조하는 반도체 메이커는 제한된 면적 내에서 보다 높은 커패시턴스를 가지는 커패시터를 제조하기 위해 온갖 연구를 꾸준히 하고 있는 실정이다. 왜냐하면, 메모리 셀의 고집적화로 인하여 보다 타이트해진 임계치수(CD:Critical Dimension)는 커패시턴스를 낮게 하고 있지만, 리프레쉬 동작주기를 규정값 범위 이내로 보장하기 위해서는 커패시턴스는 제한된 면적 내에서 보다 높을 것이 요구되기 때문이다. In response to the various needs of semiconductor users, semiconductor manufacturers who manufacture semiconductor memories employing stacked capacitors have been steadily studying all kinds of things to manufacture capacitors having higher capacitance in a limited area. This is because the tighter critical dimension (CD) due to the high integration of memory cells lowers the capacitance, but the capacitance is required to be higher within the limited area in order to guarantee the refresh operation cycle within the specified range. .
최근에 반도체 메모리의 집적도가 더욱 증가함에 따라, 하부전극인 노드인 스토리지 노드(storgge node)와 상부전극인 플레이트 노드(plate node)로 통상 이루어지는 커패시터의 패턴 사이즈는 수십 마이크론 미터 이하로 점점 작아지고 있다. 이에 따라 상기 커패시터 하부전극의 바닥 임계치수가 너무 작아 제조공정에서 본래의 패턴을 유지하지 못하고 커패시터 하부전극이 쓰러지게 되는 이른 바, 리닝(leaning)현상이 흔히 일어난다. In recent years, as the degree of integration of semiconductor memories increases, the pattern size of a capacitor, which is usually composed of a storage node as a lower electrode and a plate node as an upper electrode, has become smaller and smaller than several tens of micrometers. . As a result, the bottom critical dimension of the capacitor lower electrode is too small to maintain the original pattern in the manufacturing process, so that the capacitor lower electrode collapses.
이러한 리닝 현상은 상기 커패시터 하부전극의 전기적 쇼트(short) 발생을 초래하게 되고 이는 페일(fail)을 유발한다. 따라서, 이러한 리닝 현상 최소화 또는 방지하기 위한 기술들이 계속적으로 제안되고 있는 실정이다. This lining phenomenon causes an electrical short of the capacitor lower electrode, which causes a failure. Therefore, techniques for minimizing or preventing such a phenomenon are continuously proposed.
종래에 제안된 기술들은, 커패시터 하부전극의 리닝을 방지하기 위하여 쓰러짐 방지막을 형성하는 공정을 추가하여 해결하거나, 하부전극 들의 쇼트발생 부위에 절연체를 추가로 형성함에 의하여 리닝 현상에 따른 문제점을 해결하고자 하였다. 그러나 이러한 방법들의 대부분은 추가적인 공정이 필요하여 제품의 원가 상승에 대한 부담이 생기게 되는 문제점이 있다. The conventionally proposed techniques are solved by adding a process of forming a fall prevention layer to prevent the lining of the capacitor lower electrode, or to solve the problem caused by the lining phenomenon by additionally forming an insulator at the short generation portion of the lower electrodes. It was. However, most of these methods require an additional process, causing a burden on the cost of the product.
따라서, 본 발명의 목적은 종래 기술의 문제점을 극복할 수 있는 반도체 메모리에서의 커패시터 형성방법을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a method of forming a capacitor in a semiconductor memory that can overcome the problems of the prior art.
본 발명의 다른 목적은 상기 추가적인 공정이 필요 없이 상기 리닝 현상에 의한 페일을 최소화 또는 방지할 수 있는 커패시터 형성방법을 제공하는데 있다.Another object of the present invention is to provide a method for forming a capacitor capable of minimizing or preventing a failure due to the lining phenomenon without the need for the additional process.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 커패시터 형성방법은, 하부구조가 형성된 반도체 기판에 커패시터 하부전극을 형성하기 위한 도전막을 형성하고, 상기 도전막을 분리하여 커패시터 하부전극을 형성하는 단계와; 상기 반도체 기판과 상기 커패시터 하부전극이 각각 서로 다른 극성을 갖도록 정전기를 유도한 상태에서, 상기 커패시터 하부전극 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 커패시터 상부전극을 형성하는 단계를 포함한다.According to an aspect of the present invention for achieving some of the above technical problems, the method of forming a capacitor according to the present invention, forming a conductive film for forming a capacitor lower electrode on a semiconductor substrate formed with a lower structure, the conductive Separating the film to form a capacitor lower electrode; Forming a dielectric layer on the capacitor lower electrode while inducing static electricity such that the semiconductor substrate and the capacitor lower electrode have different polarities; And forming a capacitor upper electrode on the dielectric layer.
상기 정전기 유도는, 상기 유전막 형성 설비의 척 상부에 절연체를 개재하여 상기 반도체 기판을 위치시키고, 상기 척에 양 또는 음의 전기적 바이어스를 인가함에 의하여 수행될 수 있다. 그리고, 상기 커패시터 하부전극은 폴리 실리콘을 재질로 할 수 있으며, 상기 유전막은 TaON, Ta2O5, SBT, SBTN, PZT 및 BLT 중 어느 하나를 선택하여 형성될 수 있다.The electrostatic induction may be performed by placing the semiconductor substrate through an insulator over the chuck of the dielectric film forming facility and applying a positive or negative electrical bias to the chuck. The capacitor lower electrode may be made of polysilicon, and the dielectric layer may be formed by selecting any one of TaON, Ta 2 O 5 , SBT, SBTN, PZT, and BLT.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상(aspect)에 따라, 본 발명에 따른 커패시터 형성방법은, 하부전극, 유전막 및 상부전극으로 구성되는 반도체 메모리에서의 커패시터의 형성방법에 있어서: 상기 유전막은, 상기 커패시터 하부전극이 형성된 반도체 기판을, 절연체를 개재하여 유전막 형성 설비를 구성하는 척의 상부에 위치시키는 단계; 및 상기 척에 양 또는 음의 전기적 바이어스를 가한 후에, 상기 커패시터 하부전극의 표면에 유전막을 형성하는 단계를 포함하여 형성된다.According to another aspect of the present invention for achieving some of the above technical problem, the capacitor forming method according to the present invention, in the method of forming a capacitor in a semiconductor memory consisting of a lower electrode, a dielectric film and an upper electrode The dielectric film may include: placing a semiconductor substrate on which the capacitor lower electrode is formed, on an upper portion of a chuck constituting a dielectric film formation facility through an insulator; And after applying a positive or negative electrical bias to the chuck, forming a dielectric film on the surface of the capacitor lower electrode.
상기 커패시터 하부전극은 폴리 실리콘을 재질로 할 수 있으며, 상기 유전막은 TaON, Ta2O5, SBT, SBTN, PZT 및 BLT 중 어느 하나를 선택하여 형성될 수 있다.The capacitor lower electrode may be made of polysilicon, and the dielectric layer may be formed by selecting any one of TaON, Ta 2 O 5 , SBT, SBTN, PZT, and BLT.
상기한 방법적 구성에 따르면, 커패시터 하부전극의 리닝현상에 따른 페일을 방지 또는 최소화하는 것이 가능해진다. According to the method configuration described above, it is possible to prevent or minimize the failure caused by the phenomenon of the lowering of the capacitor lower electrode.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 1 내지 도 5를 참조로 설명되어질 것이다. DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described with reference to FIGS. 1 to 5 without any intention other than to provide a thorough understanding of the present invention to those skilled in the art.
본 발명의 일 실시예에 따른 커패시터 형성방법은 정전기 유도(electrostatic induction) 현상을 이용하여 커패시터를 형성하는 것으로, 커패시터 하부전극의 리닝 현상에 의한 페일을 최소화 또는 방지하고자 하는 것이다.The capacitor forming method according to an embodiment of the present invention is to form a capacitor by using an electrostatic induction phenomenon, to minimize or prevent the failure caused by the phenomenon of the lower electrode of the capacitor.
도 1 내지 도 2는 일반적인 정전기 유도 현상을 설명하기 위해 나타낸 단면도이다. 1 to 2 are cross-sectional views illustrating a general electrostatic induction phenomenon.
일반적인 정전기 유도 현상이란, 도체 또는 유전체에 전하를 접근시킬 때, 전하가 만드는 정전기장의 영향으로 도체 또는 유전체 표면에 전하가 나타나는 현상을 말하는 것으로, 정전유도 ·정전감응이라고도 한다. 정전기 유도는 대전체에 가까운 쪽에 대전체와 다른 종류의 전하가, 반대쪽에 대전체와 같은 종류의 전하가 나타난다. The general electrostatic induction phenomenon refers to a phenomenon in which charge appears on the surface of a conductor or dielectric due to the influence of an electrostatic field generated by the charge when the charge approaches the conductor or the dielectric, and is also referred to as electrostatic induction and electrostatic response. Induction of static electricity occurs when the charge is different from the charge on the side near the charge and the charge on the opposite side is the same as the charge on the opposite side.
도 1 및 도 2에 도시된 바와 같이, 전도체(10)와 상기 전도체(10)와 연결된 얇은 금속막(12)으로 구성된 정전기 유도 장치의 전도체(10)에 음(-)의 전하로 대전된 정전기 막대(14)를 가까이 가져가면, 상기 전도체(10)의 정전기 막대(14)와 인접 부분에는 양(+)의 전하가 유도되고 상기 정전기 막대(14)에서 멀리 떨어진 얇은 금속막(12)에는 음(-)의 전하가 유도되어 쿨롱(column)의 힘에 의하여 서로 떨어지게 된다.As shown in FIGS. 1 and 2, a negative charge is charged to a conductor 10 of an electrostatic induction device composed of a conductor 10 and a thin metal film 12 connected to the conductor 10. When the rod 14 is brought closer, a positive charge is induced in the electrostatic rod 14 and the adjacent portion of the conductor 10 and negatively applied to the thin metal film 12 far from the electrostatic rod 14. Negative charges are induced and are separated from each other by the force of the coulomb.
도 3내지 도 5는 본 발명의 일 실시예에 따른 커패시터 형성방법을 나타내는 공정 단면도이다.3 to 5 are cross-sectional views illustrating a method of forming a capacitor according to an embodiment of the present invention.
통상적인 공정에 의하여 커패시터 하부전극이 형성된다. The capacitor lower electrode is formed by a conventional process.
예를 들면, 트랜지스터 및 비트라인 등을 포함하는 하부구조가 형성된 반도체 기판에 층간 절연막에 둘러싸인 도전성 플러그를 형성한다. 상기 도전성 플러그는 스토리지 노드 콘택(storage node contact) 또는 베리드 콘택(buried condact)으로 불리는 것으로 상기 커패시터 하부전극과 하부의 활성영역을 전기적으로 연결한다.For example, a conductive plug surrounded by an interlayer insulating film is formed on a semiconductor substrate on which a substructure including transistors and bit lines is formed. The conductive plug is called a storage node contact or buried contact, and electrically connects the lower electrode of the capacitor and the active region under the capacitor.
상기 도전성 플러그가 형성된 결과물 전면에 식각정지막 및 주형산화막이 순차적으로 형성된다. An etch stop film and a template oxide film are sequentially formed on the entire surface of the resultant product in which the conductive plug is formed.
상기 주형산화막 상에 스토리지 노드가 형성될 부분을 노출시키는 포토레지스트 패턴이 형성된다. 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 주형산화막을 상기 식각정지막이 노출될 때까지 식각한 후, 상기 노출된 식각정지막을 제거하여 상기 도전성 플러그의 일부가 노출되는 개구가 형성되도록 한다. 상기 개구 형성후에 상기 포토레지스트 패턴은 에싱공정을 통해 제거된다. A photoresist pattern is formed on the mold oxide layer to expose a portion where the storage node is to be formed. Using the photoresist pattern as an etch mask, the template oxide layer is etched until the etch stop layer is exposed, and then the exposed etch stop layer is removed to form an opening through which a portion of the conductive plug is exposed. After the opening is formed, the photoresist pattern is removed through an ashing process.
상기 개구의 내부를 포함하는 반도체 기판의 전면에 CVD공정 등을 진행하여 폴리실리콘 등과 같은 도전물질로 이루어진 도전막이 형성된다. 그리고, 상기 주형산화막의 상부에 잔류된 도전막이 제거될 때까지 CMP 또는 에치백 등의 평탄화 공정을 진행하여 상기 도전막을 분리하고 잔류하는 상기 주형산화막을 제거함에 의하여 커패시터 하부전극이 형성된다.A conductive film made of a conductive material such as polysilicon is formed by performing a CVD process or the like on the entire surface of the semiconductor substrate including the inside of the opening. The capacitor lower electrode is formed by separating the conductive film and removing the remaining template oxide film by performing a planarization process such as CMP or etch back until the conductive film remaining on the template oxide film is removed.
상술한 바와 같은 공정에 의해 형성되는 커패시터 하부전극은 바닥 임계치수가 작고 높이가 높기 때문에 리닝 현상이 일어나기 쉽다.Since the bottom electrode of the capacitor formed by the above-described process has a small bottom critical dimension and a high height, the phenomenon of lining is likely to occur.
도 3은 커패시터 하부전극(26)이 형성된 결과물을 보여주는 것으로 리닝현상이 일어나는 경우를 나타낸 것이다. 3 shows a result of the capacitor lower electrode 26 formed and shows a case where the lining phenomenon occurs.
도 3에 도시된 바와 같이, 상기 커패시터 하부전극(26)이 형성된 반도체 기판(24)은, 유전막을 증착하기 위하여 유전막 증착설비를 구성하는 척(chuck;20)의 상부에 절연체(22)를 개재하여 위치된다. 상기 절연체(22)는 정전기유도 현상이 일어나도록 하기 위하여 상기 척(20)과 상기 반도체 기판(24) 사이를 절연시키는 기능을 한다. As shown in FIG. 3, the semiconductor substrate 24 on which the capacitor lower electrode 26 is formed has an insulator 22 disposed on an upper portion of a chuck 20 constituting a dielectric film deposition apparatus for depositing a dielectric film. Is located. The insulator 22 functions to insulate between the chuck 20 and the semiconductor substrate 24 to cause an electrostatic induction phenomenon.
도 4는 상기 커패시터 하부전극(26)이 정전기 유도 현상에 의해 발생된 쿨롱 힘에 의해 리닝 현상에 의한 브리지(bridge)가 해소된 경우를 나타낸 것이다.FIG. 4 illustrates a case in which the bridge lowered by the lining phenomenon is removed by the coulomb force generated by the electrostatic induction phenomenon.
도 4에 도시된 바와 같이, 예를 들어, 상기 척(20)에 음의 바이어스를 가하면 절연체(22)에 의해 전기적으로 격리된 반도체 기판(24)에서는 양의 전하가 유도되고 상기 커패시터 하부전극(26)의 상부부분에는 음의 전하가 유도된다. 상기 커패시터 하부전극(26)에 유도된 음의 전하에 의해 발생되는 쿨롱 힘에 의하여 상기 커패시터 하부전극(26)의 브리지 현상이 해소되게 된다. As shown in FIG. 4, for example, when a negative bias is applied to the chuck 20, a positive charge is induced in the semiconductor substrate 24 electrically isolated by the insulator 22, and the capacitor lower electrode ( In the upper part of 26) a negative charge is induced. The bridge phenomenon of the capacitor lower electrode 26 is eliminated by the Coulomb force generated by the negative charge induced in the capacitor lower electrode 26.
도 5는 정전기 유도 현상이 일어나 리닝현상이 해소된 커패시터 하부전극의 표면에 유전막(28)이 형성된 경우를 나타낸 것이다.FIG. 5 illustrates a case in which the dielectric film 28 is formed on the surface of the capacitor lower electrode in which the electrostatic induction phenomenon is eliminated so that the phenomenon is eliminated.
도 5에 도시된 바와 같이, 정전기 유도 현상이 일어나 커패시터 하부전극(26)이 리닝현상이 발생되지 않은 상태에서 유전막(28)을 형성한다. 상기 유전막은 TaON, Ta2O5, SBT, SBTN, PZT 및 BLT 중 어느 하나의 재질을 선택하여 형성된다.As shown in FIG. 5, an electrostatic induction phenomenon occurs to form the dielectric layer 28 in a state where the capacitor lower electrode 26 has no lining phenomenon. The dielectric film is formed by selecting any one material of TaON, Ta 2 O 5 , SBT, SBTN, PZT, and BLT.
상기 유전막(28) 형성 후에는 이후에 다시 커패시터 하부전극이 쓰러지는 리닝 현상이 발생한다 하더라도 페일은 발생하지 않게 된다.After the dielectric layer 28 is formed, even if a lining phenomenon occurs in which the capacitor lower electrode falls down again, no fail occurs.
후속공정에서는 상기 유전막(28) 상에 커패시터 상부전극이 형성된다. In a subsequent process, a capacitor upper electrode is formed on the dielectric film 28.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. The description of the above embodiments is merely given by way of example with reference to the drawings for a more thorough understanding of the present invention, and should not be construed as limiting the present invention. In addition, it will be apparent to those skilled in the art that various changes and modifications can be made without departing from the basic principles of the present invention.
이상 설명한 바와 같이, 본 발명에 따르면, 추가되는 공정없이 정전기 유도 현상을 이용함에 의하여 커패시터의 리닝 현상에 따른 페일을 방지 또는 최소화 할 수 있게 된다.As described above, according to the present invention, by using the electrostatic induction phenomenon without the additional process it is possible to prevent or minimize the failure due to the phenomenon of the capacitor's lining.
도 1 및 도 2는 일반적인 정전기 유도 현상을 설명하기 위한 단면도1 and 2 are cross-sectional views for explaining a general electrostatic induction phenomenon
도 3 내지 도 5는 정전기 유도 현상을 이용하여 커패시터를 형성하기 위한 단면도들 3 to 5 are cross-sectional views for forming a capacitor using an electrostatic induction phenomenon
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings
20 : 제조설비의 척 22 : 절연체20: Chuck of manufacturing equipment 22: Insulator
24 : 반도체 기판 26 : 커패시터 하부전극24: semiconductor substrate 26: capacitor lower electrode
28 : 유전막 28: dielectric film
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040002559A KR20050074703A (en) | 2004-01-14 | 2004-01-14 | Method for fabricating capacitor using electrostatic induction for use in semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040002559A KR20050074703A (en) | 2004-01-14 | 2004-01-14 | Method for fabricating capacitor using electrostatic induction for use in semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050074703A true KR20050074703A (en) | 2005-07-19 |
Family
ID=37263225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040002559A KR20050074703A (en) | 2004-01-14 | 2004-01-14 | Method for fabricating capacitor using electrostatic induction for use in semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050074703A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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2004
- 2004-01-14 KR KR1020040002559A patent/KR20050074703A/en not_active Application Discontinuation
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