KR20050068816A - Fabrication method of semiconductor using salicide process - Google Patents
Fabrication method of semiconductor using salicide process Download PDFInfo
- Publication number
- KR20050068816A KR20050068816A KR1020030100628A KR20030100628A KR20050068816A KR 20050068816 A KR20050068816 A KR 20050068816A KR 1020030100628 A KR1020030100628 A KR 1020030100628A KR 20030100628 A KR20030100628 A KR 20030100628A KR 20050068816 A KR20050068816 A KR 20050068816A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- metal silicide
- layer
- junction region
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 39
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 230000008569 process Effects 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 40
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 40
- 229910052751 metal Inorganic materials 0.000 claims abstract description 35
- 239000002184 metal Substances 0.000 claims abstract description 35
- 238000010438 heat treatment Methods 0.000 claims abstract description 15
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims abstract description 4
- 229910000040 hydrogen fluoride Inorganic materials 0.000 claims abstract description 3
- 239000010410 layer Substances 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 14
- 230000004888 barrier function Effects 0.000 claims description 12
- 238000005229 chemical vapour deposition Methods 0.000 claims description 10
- 230000008018 melting Effects 0.000 claims description 10
- 238000002844 melting Methods 0.000 claims description 10
- 239000007789 gas Substances 0.000 claims description 9
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 7
- 239000011229 interlayer Substances 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 5
- 238000005240 physical vapour deposition Methods 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 239000010936 titanium Substances 0.000 description 10
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 4
- 239000000460 chlorine Substances 0.000 description 4
- 229910052801 chlorine Inorganic materials 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H01L21/823425—
-
- H01L29/66507—
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
금속 실리사이드막의 상부에 형성된 산화막을 제거하는 샐리사이드 공정을 이용한 반도체 소자의 제조방법에 대해 개시한다. 개시된 본 발명은 금속 실리사이드막을 포함한 접합 영역을 급속열처리에 의하여 큐어링한 다음 금속 실리사이드막을 포함한 접합 영역의 표면을 불화수소에 의하여 부분식각한다. A method of manufacturing a semiconductor device using a salicide process for removing an oxide film formed on top of a metal silicide film is disclosed. The disclosed invention cures a junction region including a metal silicide film by rapid heat treatment, and then partially etches the surface of the junction region including a metal silicide film with hydrogen fluoride.
Description
본 발명의 반도체 소자의 제조방법에 관한 것으로, 특히 샐리사이드(salicide) 공정을 이용한 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device using a salicide process.
반도체 소자가 고집적화됨에 따라, 빠른 동작속도를 요구하는 소자가 계속적으로 개발되고 있다. 이를 위해, 게이트와 소오스/드레인 영역의 면저항(sheet resistance)과 콘택저항을 감소시키기 위한 샐리사이드 공정이 널리 이용되고 있다. 샐리사이드 공정은 별도의 사진식각 공정이 없이 비저항이 낮은 티타늄 실리사이드(TiSi2) 또는 코발트 실리사이드(CoSi2) 등과 같은 실리사이드 물질을 게이트 영역과 소오스/드레인 영역에만 선택적으로 형성하는 방법이다.As semiconductor devices are highly integrated, devices that require fast operating speeds are continuously developed. For this purpose, a salicide process for reducing sheet resistance and contact resistance of gate and source / drain regions is widely used. The salicide process is a method of selectively forming silicide materials, such as low-resistance titanium silicide (TiSi 2 ) or cobalt silicide (CoSi 2 ), in the gate region and the source / drain regions without a separate photolithography process.
도 1은 종래의 샐리사이드 공정을 이용한 반도체 소자의 제조방법을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a method of manufacturing a semiconductor device using a conventional salicide process.
도 1을 참조하면, 반도체 기판(10)의 소자분리막(12)에 의해 정의된 활성영역 상에 게이트 절연막(14)이 개재된 게이트(24)가 위치한다. 게이트(24)는 예를 들어 폴리실리콘(16), 텅스텐 실리사이드(18), 텅스텐(20) 및 캐핑막(22) 순으로 적층된 구조일 수 있으나 이에 한정되지 않는다. 게이트(24)의 측벽에는 절연막으로 이루어진 스페이서(26)를 더 구비할 수 있다. 게이트(24) 바깥쪽 반도체 기판(10)에는 접합 영역(28)인 소오스/드레인 영역이 형성된다. Referring to FIG. 1, a gate 24 having a gate insulating layer 14 is positioned on an active region defined by an isolation layer 12 of a semiconductor substrate 10. The gate 24 may be, for example, a structure stacked in the order of polysilicon 16, tungsten silicide 18, tungsten 20, and capping layer 22, but is not limited thereto. The sidewall of the gate 24 may further include a spacer 26 made of an insulating film. A source / drain region, which is a junction region 28, is formed in the semiconductor substrate 10 outside the gate 24.
접합 영역(28)의 상부는 면저항을 감소시키기 위한 금속 실리사이드막(30)이 형성된다. 샐리사이드 공정을 이용하면 별도의 사진식각 공정이 없이 금속 실리사이드막(30)을 접합 영역(28)에 선택적으로 형성할 수 있다. 이어서, 게이트(24)를 포함한 반도체 기판(10) 상에 층간절연막(32)을 증착하고 도전라인(미도시)을 형성하기 위한 콘택홀(34)을 형성한다. In the upper portion of the junction region 28, a metal silicide film 30 is formed to reduce sheet resistance. Using the salicide process, the metal silicide layer 30 may be selectively formed in the junction region 28 without a separate photolithography process. Subsequently, an interlayer insulating layer 32 is deposited on the semiconductor substrate 10 including the gate 24 and a contact hole 34 for forming a conductive line (not shown) is formed.
그런데, 샐리사이드 공정 후의 후속 열처리 공정에 의해 도전라인, 예를 들어 비트라인이 콘택되는 부분(a)이 산화된다. 콘택되는 부분(a)에 산화막이 형성되면 도전물질과 금속 실리사이드막 사이에 콘택저항이 커져 전기적으로 접속이 불량해지는 결과를 초래한다. However, the portion (a) to which the conductive line, for example, the bit line, is contacted is oxidized by a subsequent heat treatment process after the salicide process. If an oxide film is formed in the contacted portion (a), the contact resistance increases between the conductive material and the metal silicide film, resulting in a poor electrical connection.
따라서, 본 발명이 이루고자 하는 기술적 과제는 금속 실리사이드막 상의 산화막을 제거하여 전기적인 접속을 양호하게 하는 샐리사이드 공정을 이용한 반도체 소자의 제조방법을 제공하는 데 있다. Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device using a salicide process that removes an oxide film on a metal silicide film to improve electrical connection.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판 상에 형성된 게이트 전극 바깥쪽의 상기 반도체 기판에 접합 영역을 형성한 다음, 상기 접합 영역의 상부에 금속 실리사이드막을 형성한다. 그후, 상기 금속 실리사이드막이 형성된 결과물 상에 층간절연막을 형성한 후 상기 층간절연막을 부분식각하여 상기 금속 실리사이드막이 노출되는 콘택홀을 형성한다. 상기 금속 실리사이드막을 포함한 접합 영역을 급속열처리에 의하여 큐어링한다. 이어서, 상기 금속 실리사이드막을 포함한 접합 영역의 표면을 불화수소에 의하여 부분식각한다. 상기 접합 영역 상의 상기 콘택홀에 도전성 물질을 매립하여 도전라인을 형성한다. In the method of manufacturing a semiconductor device of the present invention for achieving the above technical problem, a junction region is formed on the semiconductor substrate outside the gate electrode formed on the semiconductor substrate, and then a metal silicide film is formed on the junction region. Thereafter, an interlayer dielectric layer is formed on the resultant metal silicide layer, and then the interlayer dielectric layer is partially etched to form a contact hole through which the metal silicide layer is exposed. The junction region including the metal silicide film is cured by rapid heat treatment. Subsequently, the surface of the junction region including the metal silicide film is partially etched with hydrogen fluoride. A conductive line is formed by filling a conductive material in the contact hole on the junction region.
상기 금속 실리사이드막을 형성하는 단계는 상기 접합 영역을 포함한 반도체 기판의 전면에 고융점 금속을 물리기상증착방법이나 화학기상증착 방법을 이용하여 고융점 금속층을 형성하는 단계 및 상기 고융점 금속층을 고온의 퍼니스나 급속열처리에 의하여 열처리하는 단계를 포함한다. 상기 고융점 금속은 Co, Ti 및 Ni일 수 있다.The forming of the metal silicide layer may include forming a high melting point metal layer using a physical vapor deposition method or a chemical vapor deposition method on the front surface of the semiconductor substrate including the junction region, and forming the high melting point metal layer using a high temperature furnace. And heat-treating by thermal or rapid heat treatment. The high melting point metal may be Co, Ti, and Ni.
상기 큐어링하는 단계는 NH3을 포함하는 고온의 가스를 이용하여 급속열처리하는 것이 바람직하다.The curing step is preferably rapid heat treatment using a hot gas containing NH 3 .
상기 도전라인을 형성하는 단계 이전에 Ti막/TiN막의 적층막인 배리어막을 더 형성할 수 있다. 상기 배리어막은 TiCl4를 포함한 소스 가스를 사용하여 CVD 방법으로 형성할 수 있다.Prior to forming the conductive line, a barrier film, which is a laminated film of a Ti film / TiN film, may be further formed. The barrier film may be formed by a CVD method using a source gas containing TiCl 4 .
상기 배리어막을 형성한 이후에 상기 배리어막과 상기 금속 실리사이드막을 급속열처리에 의하여 큐어링할 수 있다. After the barrier layer is formed, the barrier layer and the metal silicide layer may be cured by rapid heat treatment.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The embodiments described below may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. Embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.
도 2 내지 도 8은 본 발명의 실시예에 의한 샐리사이드 공정을 이용한 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.2 to 8 are cross-sectional views illustrating a method of manufacturing a semiconductor device using a salicide process according to an embodiment of the present invention.
도 2를 참조하면, 반도체 기판(100)의 비활성영역에 통상의 소자분리 공정을 이용하여 소자분리막(102)을 형성한다. 소자분리막(102)에 의해 정의된 활성영역 상에 게이트 절연막(104)이 개재된 게이트(114)를 통상의 방법으로 형성한다. 게이트(114)는 예를 들어 폴리실리콘(106), 텅스텐 실리사이드(108), 텅스텐(110) 및 캐핑막(116)이 적층된 구조일 수 있으나 이에 한정되지 않는다. 캐핑막(116)은 하부의 구조를 식각하기 위한 것으로 주로 실리콘 질화막이 이용된다. 게이트(114) 측벽에는 이온주입을 위한 절연막 스페이서(116)를 더 형성할 수 있다. Referring to FIG. 2, the device isolation layer 102 is formed in an inactive region of the semiconductor substrate 100 using a conventional device isolation process. The gate 114 having the gate insulating film 104 interposed on the active region defined by the device isolation film 102 is formed in a conventional manner. The gate 114 may be, for example, a structure in which polysilicon 106, tungsten silicide 108, tungsten 110, and capping layer 116 are stacked, but is not limited thereto. The capping layer 116 is used to etch the lower structure, and a silicon nitride layer is mainly used. An insulating layer spacer 116 for ion implantation may be further formed on the sidewall of the gate 114.
도 3을 참조하면, 스페이서(116) 및 게이트(114)를 이온주입 마스크로 사용하여 반도체 기판(100)에 불순물이온을 주입하고 활성화 열처리(activation annealing)를 함으로써, 게이트(114) 양측의 반도체 기판(100)에 접합 영역(118)을 형성한다. 이어서, 반도체 기판(100)의 전면에 Co, Ti 또는 Ni 등의 고융점 금속을 100 내지 300Å 두께로 증착한다. 고융점 금속은 물리기상증착(PVD)법에 의해 증착할 수 있고 소스가스에 의한 화학기상증착(CVD)법에 의해 증착할 수 있다. 증착된 고융점 금속을 포함한 결과물을 고온의 퍼니스 또는 급속열처리(Rapid Thermal Process;RTP) 장치를 사용하여 열처리하여 금속 실리사이드막(120)을 형성한다. Referring to FIG. 3, impurity ions are implanted into the semiconductor substrate 100 using the spacers 116 and the gate 114 as ion implantation masks, and an activation annealing is performed on the semiconductor substrates at both sides of the gate 114. The junction region 118 is formed in 100. Subsequently, a high melting point metal such as Co, Ti, or Ni is deposited on the entire surface of the semiconductor substrate 100 to a thickness of 100 to 300 GPa. The high melting point metal can be deposited by physical vapor deposition (PVD) and can be deposited by chemical vapor deposition (CVD) with source gas. The resultant product including the deposited high melting point metal is heat-treated using a high temperature furnace or a Rapid Thermal Process (RTP) apparatus to form the metal silicide layer 120.
실리사이드막(120)은 실리콘과 접촉된 영역에만 선택적으로 생성되므로 접합 영역(118)의 상부에는 실리사이드막(120)이 형성된다. 필요한 경우, 선택적인 실리사이드막(120)을 형성하기 위하여 실리사이드 차단층(미도시)을 채용할 수 있다. Since the silicide layer 120 is selectively generated only in the region in contact with the silicon, the silicide layer 120 is formed on the junction region 118. If necessary, a silicide blocking layer (not shown) may be employed to form the optional silicide layer 120.
도 4를 참조하면, 게이트(114)가 형성된 반도체 기판(100)의 전면에 층간절연막(122)을 증착한다. 이어서, 도전라인을 형성하기 위하여 실리사이드막(120)을 노출시키는 콘택홀(124)을 통상의 방법으로 형성한다. 이때, 노출된 실리사이드막(120)의 상부에는 식각에 의해 손상된 부분(b)이 발생한다. 손상된 부분(b)은 예를 들어 식각에 의하여 결함이 발생한 부분이거나 산화막이 형성된 부분일 수 있다. Referring to FIG. 4, an interlayer insulating film 122 is deposited on the entire surface of the semiconductor substrate 100 on which the gate 114 is formed. Subsequently, a contact hole 124 exposing the silicide layer 120 is formed in a conventional manner to form a conductive line. In this case, a portion (b) damaged by etching occurs on the exposed silicide layer 120. The damaged portion (b) may be, for example, a portion in which a defect occurs by etching or a portion in which an oxide film is formed.
도 5를 참조하면, 손상된 부분(b)을 원래의 상태로 회복시키기 위하여 질화수소(NH3) 분위기에서 급속열처리 공정을 수행한다. 급속열처리는 질화수소 분위기에서 10℃/초~100℃/초의 승온율로 10초~200초 동안 가열하여 500℃ 내지 1,100℃까지 순간적으로 올린다. 급속열처리에 의하여 식각에 의해 부분적으로 손상된 고융점 금속과 실리콘 사이에 결함이 회복되며, 표면의 산화막이 제거된다. 이에 따라, 손상된 실리사이드막(b)은 원상태로 회복된 실리사이드막(120의 c부분)으로 전환된다.Referring to FIG. 5, a rapid heat treatment process is performed in a hydrogen nitride (NH 3 ) atmosphere to restore the damaged portion (b) to its original state. Rapid heat treatment is heated for 10 seconds to 200 seconds at a temperature increase rate of 10 ° C / sec to 100 ° C / sec in a hydrogen nitride atmosphere to immediately raise to 500 ° C to 1,100 ° C. The defect is repaired between the high melting point metal and the silicon partially damaged by etching by rapid heat treatment, and the oxide film on the surface is removed. As a result, the damaged silicide film (b) is converted to the silicide film (part C of 120) restored to its original state.
도 6을 참조하면, 회복된 실리사이드막(120)의 표면을 얇게 식각하여 제거한다(d 부분). 예를 들어, 코발트 실리사이드의 경우에 불화수소(HF)를 이용하여 습식 또는 건식식각하여 표면을 제거할 수 있다. 경우에 따라, 아르곤 플라즈마를 이용한 RF 플라즈마 장치 등에 의해 스퍼터 식각을 할 수도 있다. 실리사이드막(120)의 표면을 얇게 식각하는 이유는 실리사이드막(120)의 표면을 세정하기 위함이다.Referring to FIG. 6, the surface of the recovered silicide layer 120 is removed by thin etching (d portion). For example, in the case of cobalt silicide, the surface may be removed by wet or dry etching using hydrogen fluoride (HF). In some cases, sputter etching may be performed by an RF plasma apparatus using argon plasma or the like. The reason for thinly etching the surface of the silicide layer 120 is to clean the surface of the silicide layer 120.
도 7을 참조하면, 콘택홀(124)을 채우는 금속물질, 예를 들면 텅스텐(W)의 접착특성을 향상시키기 위하여 Ti막(126)/TiN막(128)으로 이루어진 배리어막(130)을 채용한다. Ti막(126)은 TiCl4가스를 사용하여 CVD 방법에 의해 형성할 수 있다. 예를 들어, 200~400℃의 챔버온도에서 2~30m Torr의 증착압력으로 40~100Å의 두께로 형성할 수 있다. TiN막(128)은 TiCl4 및 NH3 전구체를 사용하여 CVD 방법으로 형성할 수 있다. 예를 들어, 200~400℃의 챔버온도에서 15~30m Torr의 증착압력으로 200~400Å의 두께로 형성할 수 있다. 배리어막(130)은 스퍼터링과 같은 PVD 방법으로 형성하는 경우 스텝 커버리지가 불량하다. 따라서, 종횡비가 큰 콘택을 형성하는 경우에 콘택홀(124) 입구에서 배리어막(130)의 오버행(overhang)이 심하게 발생되고, 그 결과로서 후속의 텅스텐 증착 공정시 콘택 내에 큰 보이드가 형성된다.Referring to FIG. 7, a barrier film 130 composed of a Ti film 126 and a TiN film 128 is employed to improve the adhesion property of a metal material filling the contact hole 124, for example, tungsten (W). do. The Ti film 126 can be formed by the CVD method using TiCl 4 gas. For example, it may be formed to a thickness of 40 ~ 100Å with a deposition pressure of 2 ~ 30m Torr at a chamber temperature of 200 ~ 400 ℃. The TiN film 128 may be formed by CVD using TiCl 4 and NH 3 precursors. For example, it may be formed to a thickness of 200 ~ 400Å with a deposition pressure of 15 ~ 30m Torr at a chamber temperature of 200 ~ 400 ℃. The barrier film 130 has poor step coverage when formed by a PVD method such as sputtering. Therefore, in the case of forming a contact having a high aspect ratio, an overhang of the barrier layer 130 is severely generated at the inlet of the contact hole 124, and as a result, a large void is formed in the contact during the subsequent tungsten deposition process.
소스가스로써 TiCl4 및 NH3 가스를 사용하여 CVD 방법에 의하여 형성된 TiN막(128)에는 다량의 염소를 함유하게 된다. 이와 같이 염소함량이 높은 TiN막(128)은 높은 비저항을 나타낸다. 또한, 염소가 하지막인 Ti막(126)으로 침투하여 Ti막(126)을 손상시킨다. 나아가, Ti막(126)과 실리사이드막(120)의 금속과 불완전한 결합으로 인한 결함이 발생한다.The TiN film 128 formed by the CVD method using TiCl 4 and NH 3 gas as the source gas contains a large amount of chlorine. As such, the TiN film 128 having a high chlorine content has a high specific resistance. In addition, chlorine penetrates into the Ti film 126 which is the underlying film, thereby damaging the Ti film 126. Furthermore, defects due to incomplete coupling with the metal of the Ti film 126 and the silicide film 120 occur.
도 8을 참조하면, 배리어막(130)과 실리사이드막(120)을 급속열처리에 의하여 큐어링한다. 급속열처리는 질화수소 분위기에서 10℃/초~100℃/초의 승온율로 10초~200초 동안 가열하여 500℃ 내지 1,100℃까지 순간적으로 올린다. 그 결과 염소에 의한 Ti막(126)의 손상을 제거하고 Ti와 금속 실리사이드막(120)의 금속과의 불완전한 결합을 회복시킬 수 있다. Referring to FIG. 8, the barrier layer 130 and the silicide layer 120 are cured by rapid heat treatment. Rapid heat treatment is heated for 10 seconds to 200 seconds at a temperature increase rate of 10 ° C / sec to 100 ° C / sec in a hydrogen nitride atmosphere and raised to 500 ° C to 1,100 ° C instantaneously. As a result, damage to the Ti film 126 due to chlorine can be eliminated and incomplete bonding between Ti and the metal of the metal silicide film 120 can be restored.
이어서, TiN막(128)의 전면에 도전라인 형성을 위하여 콘택홀(124)을 매립하는 도전성 물질층(132)을 증착한다. 도전성 물질층(132) 예를 들어, 텅스텐을 소스가스로서 WF6을 사용하여 CVD 방법으로 증착할 수 있다.Subsequently, a conductive material layer 132 filling the contact hole 124 is deposited on the entire surface of the TiN film 128 to form a conductive line. Conductive material layer 132 For example, tungsten may be deposited by CVD using WF 6 as the source gas.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다. As mentioned above, although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. Do.
상술한 본 발명에 따른 샐리사이드 공정을 이용한 반도체 소자의 제조방법에 의하면, 실리사이드막을 큐어링하고 그 표면을 세정함으로써 전기적으로 안정한 접속을 하는 도전라인을 형성할 수 있다.According to the method for manufacturing a semiconductor device using the salicide process according to the present invention described above, a conductive line for electrically stable connection can be formed by curing a silicide film and cleaning the surface thereof.
도 1은 종래의 샐리사이드 공정을 이용한 반도체 소자의 제조방법을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a method of manufacturing a semiconductor device using a conventional salicide process.
도 2 내지 도 8은 본 발명에 의한 샐리사이드 공정을 이용한 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.2 to 8 are cross-sectional views illustrating a method of manufacturing a semiconductor device using the salicide process according to the present invention.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030100628A KR20050068816A (en) | 2003-12-30 | 2003-12-30 | Fabrication method of semiconductor using salicide process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030100628A KR20050068816A (en) | 2003-12-30 | 2003-12-30 | Fabrication method of semiconductor using salicide process |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050068816A true KR20050068816A (en) | 2005-07-05 |
Family
ID=37259330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030100628A KR20050068816A (en) | 2003-12-30 | 2003-12-30 | Fabrication method of semiconductor using salicide process |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050068816A (en) |
-
2003
- 2003-12-30 KR KR1020030100628A patent/KR20050068816A/en not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6365516B1 (en) | Advanced cobalt silicidation with in-situ hydrogen plasma clean | |
| JP3426170B2 (en) | Method for manufacturing semiconductor device | |
| KR100502673B1 (en) | METHOD FOR FORMING Ti LAYER AND BARRIER METAL LAYER OF SEMICONDUCTOR DEVICE | |
| KR100562310B1 (en) | Method for manufacturing silicide and semiconductor with the silicide | |
| US7067417B2 (en) | Methods of removing resistive remnants from contact holes using silicidation | |
| US20020192932A1 (en) | Salicide integration process | |
| KR20050068816A (en) | Fabrication method of semiconductor using salicide process | |
| US6734098B2 (en) | Method for fabricating cobalt salicide contact | |
| JPH06275559A (en) | Manufacture of semiconductor device | |
| KR100406601B1 (en) | Method of manufacturing a capacitor in a semiconductor device | |
| JP2004119754A (en) | Wire, manufacturing method of wire, semiconductor device, and manufacturing method thereof | |
| JP3593804B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100630769B1 (en) | Semiconductor device and method of fabricating the same device | |
| KR100577020B1 (en) | Forming method of semiconductor device for improvement of removing residu and thermal stability | |
| KR100520140B1 (en) | Method for forming capacitor of semiconductor device | |
| KR20030004076A (en) | Contactless local interconnect process utilizing self-aligned silicide | |
| KR100526457B1 (en) | Method of forming barrier metal of contact electrode in semiconductor device | |
| US20080124923A1 (en) | Fabricating Method of Semiconductor Device | |
| KR20090036978A (en) | Method for forming contact in semiconductor device | |
| KR20060129841A (en) | Salicide process and the method of fabricating a semiconductor device using the same | |
| KR100693878B1 (en) | Semiconductor Device having low resistance and Method of manufacturing the same | |
| TW202427737A (en) | Semiconductor device and method of manufacturing the same | |
| KR100525446B1 (en) | Method for forming salicide layer of semiconductor device | |
| KR20030093445A (en) | Method for forming gate electrode of semiconductor device | |
| KR100732295B1 (en) | Manufacturing method for semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |