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KR20050063306A - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 Download PDF

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KR20050063306A
KR20050063306A KR1020030094697A KR20030094697A KR20050063306A KR 20050063306 A KR20050063306 A KR 20050063306A KR 1020030094697 A KR1020030094697 A KR 1020030094697A KR 20030094697 A KR20030094697 A KR 20030094697A KR 20050063306 A KR20050063306 A KR 20050063306A
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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 내부 데이터 전송 방식에 관한 것이다. 본 발명은 글로벌 데이터 버스의 라인수 증가에 따른 전류 소모를 최소화할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명에서는 글로벌 데이터 버스와 접속된 송/수신기를 구현함에 있어서, 종래의 전압 드라이빙 방식을 사용하지 않고, 전류 센싱 방식을 사용하였다. 전류 센싱 방식을 사용하면 글로벌 데이터 버스의 스윙폭을 크게 줄여 데이터 전송에 소모되는 전류를 최소화할 수 있으며, 이에 따라 글로벌 데이터 버스의 라인수를 확장하는데 따르는 어려움을 극복할 수 있다.

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 내부 데이터 전송 방식에 관한 것이다.
일반적으로, 시스템 또는 소자 내에서 서로 다른 기능단위를 연결하여 통신을 처리하는데 사용되는 신호선을 버스(bus)라고 한다.
반도체 메모리 소자의 경우, 데이터 입/출력 핀에 인가된 데이터 - 입력 버퍼에서 버퍼링 됨 - 를 코어 영역(뱅크)으로 전달하기 위하여 글로벌 데이터 버스가 사용되며, 코어 영역 내부에서는 로컬 데이터 버스 구조를 사용하고 있다.
도 1은 글로벌 데이터 버스를 통한 포트-뱅크 간 데이터 전송 구조를 나타낸 도면이다.
도 1을 참조하면, 글로벌 데이터 버스(GIO)를 사이에 두고 데이터 입/출력을 위한 포트(14)와 뱅크(16)가 배치되며, 글로벌 데이터 버스(GIO)와 포트(14) 사이의 데이터 교환을 위해 제1 트랜시버(10)가, 글로벌 데이터 버스(GIO)와 뱅크(16) 사이의 데이터 교환을 위해 제2 트랜시버(12)가 각각 구비된다.
제1 트랜시버(10)는 포트(14)에 인가된 라이트 데이터를 글로벌 데이터 버스(GIO)에 로딩하기 위한 송신기(QTx)와 글로벌 데이터 버스(GIO)에 로딩된 리드 데이터를 포트(14)에 전달하기 위한 수신기(QRx)를 구비한다.
또한, 제2 트랜시버(12)는 글로벌 데이터 버스(GIO)에 로딩된 라이트 데이터를 뱅크(16)로 전달하기 위한 수신기(Rx)와 뱅크(16)로부터 출력된 리드 데이터를 글로벌 데이터 버스(GIO)에 로딩하기 위한 송신기(Tx)를 구비한다.
도 2는 종래기술에 따른 상기 도 1의 제1 및 제2 트랜시버의 송신기 및 수신기의 세부 구성을 나타낸 도면이다.
도 2를 참조하면, 종래기술에 따른 송신기(QTx, Tx)(20)는 코어 전압단(vcc)과 출력단(GIO에 접속됨) 사이에 연결되며 데이터 신호 aaa를 게이트 입력으로 하는 풀업 PMOS 트랜지스터(MP)와, 출력단과 접지전압단(vss) 사이에 연결되며 데이터 신호 bbb를 게이트 입력으로 하는 풀다운 NMOS 트랜지스터(MN)를 구비한다.
한편, 종래기술에 따른 수신기(QRx, Rx)(22)는 하나의 CMOS 인버터(INV)로 구현할 수 있다.
만일, 데이터 신호 aaa 및 bbb가 각각 논리레벨 로우인 경우, 송신기(20)의 풀업 PMOS 트랜지스터(MP)가 글로벌 데이터 버스(GIO)를 논리레벨 하이로 구동하고, 수신기(22)의 CMOS 인버터(INV)는 글로벌 데이터 버스(GIO)에 실린 데이터를 반전시켜 논리레벨 로우의 데이터 ccc를 출력한다.
또한, 데이터 신호 aaa 및 bbb가 각각 논리레벨 하이인 경우, 송신기(20)의 풀다운 NMOS 트랜지스터(MN)가 글로벌 데이터 버스(GIO)를 논리레벨 로우로 구동하고, 수신기(22)의 CMOS 인버터(INV)는 글로벌 데이터 버스(GIO)에 실린 데이터를 반전시켜 논리레벨 하이의 데이터 ccc를 출력한다.
그리고, 데이터 신호 aaa 및 bbb가 각각 논리레벨 로우 및 하이인 경우에는 송신기(20)의 출력단이 하이 임피던스(Hi-Z) 상태가 되며, 데이터 신호 aaa 및 bbb가 각각 논리레벨 하이 및 로우인 경우에는 송신기(20)는 디스에이블 상태가 된다.
전술한 바와 같은 전압 드라이빙 방식을 사용한 버스 송수신 구조는 제1 트랜시버(10)의 송신기(QTx)와 제2 트랜시버(12)의 수신기(Rx)는 물론, 제2 트랜시버(12)의 송신기(Tx)와 제1 트랜시버(10)의 수신기(QRx)에도 적용된다.
통상적으로, 글로벌 데이터 버스는 밴드폭을 증대시키기 위해 다수의 버스 라인을 갖는다. 현재 가장 밴드폭이 큰 DRAM(DDR2)의 글로벌 데이터 버스는 64개의 버스 라인을 갖고 있다.
이처럼 글로벌 데이터 버스의 라인수가 64개 이하인 경우에는 버스를 통해 전달되는 데이터가 코어 전압(vcc) 레벨로 풀 스윙하더라도 그 전류 소모량이 그다지 큰 문제가 되질 않았다.
그러나, 글로벌 데이터 버스의 라인수가 64개 보다 늘어나게 되면, 즉 128, 256, 512개 등으로 늘어나면 데이터 전송에 많은 전류가 소모되어 전력 문제를 야기하게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 글로벌 데이터 버스의 라인수 증가에 따른 전류 소모를 최소화할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 데이터 신호에 제어 받는 풀다운 드라이버를 구비하는 송신수단; 상기 송신수단의 출력단에 접속된 글로벌 데이터 버스; 상기 글로벌 데이터 버스에 흐르는 전류를 센싱하여 상기 글로벌 데이터 버스에 실린 데이터를 검출하기 위한 수신수단; 및 상기 수신수단으로부터 출력된 데이터를 래치하기 위한 래칭수단을 구비하는 반도체 메모리 소자가 제공된다.
본 발명에서는 글로벌 데이터 버스와 접속된 송/수신기를 구현함에 있어서, 종래의 전압 드라이빙 방식을 사용하지 않고, 전류 센싱 방식을 사용하였다. 전류 센싱 방식을 사용하면 글로벌 데이터 버스의 스윙폭을 크게 줄여 데이터 전송에 소모되는 전류를 최소화할 수 있으며, 이에 따라 글로벌 데이터 버스의 라인수를 확장하는데 따르는 어려움을 극복할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3은 본 발명의 일 실시예에 따른 송신기(QTx) 및 수신기(Rx)의 세부 구성을 나타낸 도면이다.
도 3을 참조하면, 본 실시예에 따른 송신기(QTx)(100)는 접지전압단(vss)과 글로벌 데이터 버스(GIO) 사이에 연결되며, 데이터 신호(cdio)를 게이트 입력으로 하는 풀다운 NMOS 트랜지스터(MN1)를 구비한다.
한편, 본 실시예에 따른 수신기(Rx)는 글로벌 데이터 버스(GIO)에 흐르는 전류를 센싱하여 글로벌 데이터 버스(GIO)에 실린 데이터를 검출하기 위한 수신부(210)와, 수신부(210)에 수신된 데이터를 래치하기 위한 래치부(220)를 구비한다.
여기서, 수신부(210)는 글로벌 데이터 버스(GIO)에 흐르는 전류를 출력 노드(A)에 미러링하기 위한 전류미러부(212)와, 글로벌 데이터 버스(GIO)에 흐르는 전류량을 결정하기 위한 부하부(214)와, 데이터 캡쳐 신호(cp)에 응답하여 출력 노드(A)의 전류 패스를 제공하기 위한 스위칭부(216)를 구비한다.
또한, 래치부(220)는 데이터 캡쳐 신호(cp, cpb)에 응답하여 수신부(210)의 출력 노드(A)에 실린 신호를 반전시키기 위한 반전부(222)와, 반전부(222)의 출력신호를 반전 래치하기 위한 반전 래치부(224)를 구비한다.
한편, 수신부(210)의 전류 미러부(212)는 소오스가 전원전압단(vtl)에 접속되며 드레인과 게이트가 다이오드 접속된 PMOS 트랜지스터(MP1)와, 소오스가 전원전압단(vtl)에 접속되며 드레인이 출력 노드(A)에 접속된 PMOS 트랜지스터(MP2)를 구비한다.
그리고, 수신부(210)의 부하부(214)는 소오스가 PMOS 트랜지스터(MP1)의 드레인에 접속되고, 드레인이 글로벌 데이터 버스(GIO) 사이에 접속되며, 게이트로 기준전압(vrtb)을 인가 받는 NMOS 트랜지스터(MN2)와, 소오스가 PMOS 트랜지스터(MP2)의 드레인(출력 노드 A)에 접속되며, 게이트로 기준전압(vrtb)을 인가 받는 NMOS 트랜지스터(MN3)를 구비한다. 즉, 부하부(214)는 액티브 저항으로 구현할 수 있으며, 기준전압(vrtb)은 항상 일정한 레벨을 유지하는 정전압이며, 그 레벨은 버스의 길이, 동작주파수 등을 고려하여 최소한의 전류가 소모되도록 하는 범위에서 결정한다.
그리고, 수신부(210)의 스위칭부(216)는 소오스가 NMOS 트랜지스터(MN3)의 드레인에 접속되고, 드레인이 접지전압단(vss)에 접속되며, 게이트로 데이터 캡쳐 신호(cp)를 인가 받는 NMOS 트랜지스터(MN4)를 구비한다.
한편, 래치부(220)의 반전부(222)는 소오스가 전원전압단(vtl)에 접속되고, 데이터 캡쳐 신호의 반전신호(cpb)를 게이트 입력으로 하는 PMOS 트랜지스터(MP3)와, 소오스가 PMOS 트랜지스터(MP3)의 드레인에 접속되고, 드레인이 출력 노드(B)에 접속되며, 수신부(210)의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터(MP4)와, 소오스가 접지전압단(vss)에 접속되고, 데이터 캡쳐 신호(cp)를 게이트 입력으로 하는 NMOS 트랜지스터(MN5)와, 소오스가 NMOS 트랜지스터(MN5)의 드레인에 접속되고, 드레인이 출력 노드(B)에 접속되며, 수신부(210)의 출력신호를 게이트 입력으로 하는 NMOS 트랜지스터(MN4)를 구비한다.
그리고, 래치부(220)의 반전 래치부(224)는 2개의 인버터(INV1, INV2)로 구현할 수 있다.
도 4는 상기 도 3의 회로의 시뮬레이션 결과를 타나낸 도면이다.
데이터 캡쳐 신호(cp)는 라이트 커맨드 또는 리드 커맨드가 인가되었을 때, 일정 시간(예컨대, 1tCK) 동안 활성화되는 하이 액티브 펄스이다.
이하, 도 4를 참조하여 상기 도 3의 회로의 동작을 살펴본다.
우선, 데이터 신호(cdio)가 논리레벨 하이가 되면 송신기(100)의 NMOS 트랜지스터(MN1)가 턴온되어 글로벌 데이터 버스(GIO)에 전류가 흐르게 된다. 즉, 전원전압단(vtl), PMOS 트랜지스터(MP1), NMOS 트랜지스터(MN2), 글로벌 데이터 버스(GIO), NMOS 트랜지스터(MN1), 접지전압단(vss)에 이르는 전류 패스가 형성된다. 이에 따라서, 글로벌 데이터 버스(GIO) 및 수신부(210)의 전류 미러부(212)의 PMOS 트랜지스터(MP1)의 드레인단의 전위가 vtl-Vtp(PMOS 트랜지스터의 문턱전압) 이하로 떨어지고, 전류 미러부(212)의 두 PMOS 트랜지스터(MP1, MP2)가 턴온되어 수신부(210)의 출력 노드(A)의 전위가 상승하게 된다.
이때, 데이터 캡쳐 신호(cp)가 논리레벨 하이로 활성화되어 NMOS 트랜지스터(MN4)가 턴온되면, PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN4)의 출력 노드(A)에 대한 충/방전 경합이 이루어지나 PMOS 트랜지스터(MP2)의 사이즈를 크게 설계하면 출력 노드(A)의 전위가 논리레벨 로우로 급격히 방전되는 것을 방지할 수 있다.
한편, 데이터 캡쳐 신호(cp)가 논리레벨 하이로 활성화되면 래치부(220)의 반전부(222)의 NMOS 트랜지스터(MN5, MN6)가 턴온되며, 이때 수신부(210)의 출력신호는 논리레벨 하이 상태이므로, 반전부(222)의 출력 노드(B)는 논리레벨 로우가 된다. 또한, 반전 래치부(224)에서는 논리레벨 하이값을 출력하며, 데이터 캡쳐 신호(cp)가 다시 활성화될 때까지 그 값을 유지한다.
다음으로, 데이터 신호(cdio)가 논리레벨 로우가 되면 송신기(100)의 NMOS 트랜지스터(MN1)가 턴오프되어 글로벌 데이터 버스(GIO) 및 수신부(210)의 전류 미러부(212)의 PMOS 트랜지스터(MP1)의 드레인단의 전위가 상승하게 되고, 전류 미러부(212)의 두 PMOS 트랜지스터(MP1, MP2)가 턴오프된다.
이때, 데이터 캡쳐 신호(cp)가 논리레벨 하이로 활성화되어 NMOS 트랜지스터(MN4)가 턴온되며, 이에 따라 수신부(210)의 출력 노드(A)의 전위가 떨어지게 된다. 또한, 데이터 캡쳐 신호(cp) 논리레벨 하이로 활성화되면 래치부(220)의 반전부(222)의 PMOS 트랜지스터(MP3, MP4)가 턴온되어 수신부(210)의 출력신호를 반전시켜 반전부(222)의 출력 노드(B)를 논리레벨 하이로 만든다. 또한, 반전 래치부(224)에서는 논리레벨 로우값을 출력하며, 데이터 캡쳐 신호(cp)가 다시 활성화될 때까지 그 값을 유지한다.
전술한 수신기 회로에서 사용한 공급전압(vtl)은 1.8V 정도의 레벨을 가진다. 따라서, 데이터 신호(cdio)가 논리레벨 하이인 경우, 글로벌 데이터 버스(GIO)의 전위는 0V보다 약간 높은 레벨이며, 데이터 신호(cdio)가 논리레벨 로우인 경우에는 MOS 트랜지스터의 문턱전압을 고려할 때 1V 미만의 레벨을 가질 것이다. 따라서, 본 발명을 적용하면 종래기술과 같이 글로벌 데이터 버스(GIO)가 코어 전압(vcc) 레벨로 풀 스윙하지 않고, 스윙 폭이 매우 작기 때문에 글로벌 데이터 버스(GIO)의 충방전에 소모되는 전류를 최소화할 수 있다. 이처럼 전류 소모를 크게 줄임으로써 글로벌 데이터 버스(GIO)의 라인수를 128, 256, 512개 등으로 확장할 때 수반되는 전력 소모 문제를 해결할수 있게 된다.
한편, 송신기(100)에 풀다운 드라이버가 아닌 풀업 드라이버만을 사용하고, 수신부(210)의 회로를 변경하는 경우에도 전류 소모를 줄일 수 있으나, 풀업 드라이버를 사용하는 경우, 글로벌 데이터 버스(GIO)를 구동하기 위하여 풀다운 드라이버에 비해 2개 이상 큰 사이즈의 드라이버 트랜지스터를 필요로 하기 때문에 반도체 메모리 칩의 면적을 고려할 때 적합하지 않다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 포트측의 송신기(QTx)와 뱅크측 수신기(Rx)에 적용하는 경우를 들어 설명하였으나, 본 발명은 뱅크측 송신기(Tx)와 포트측 수신기(QRx)에도 적용할 수 있다.
전술한 본 발명은 글로벌 데이터 버스의 전류 소모를 최소화하는 효과가 있으며, 이에 따라 글로벌 데이터 버스의 라인수를 128, 256, 512개 등으로 용이하게 확대할 수 있다.
도 1은 글로벌 데이터 버스를 통한 포트-뱅크 간 데이터 전송 구조를 나타낸 도면.
도 2는 종래기술에 따른 상기 도 1의 제1 및 제2 트랜시버의 송신기 및 수신기의 세부 구성을 나타낸 도면.
도 3은 본 발명의 일 실시예에 따른 송신기(QTx) 및 수신기(Rx)의 세부 구성을 나타낸 도면.
도 4는 상기 도 3의 회로의 시뮬레이션 결과를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
100 : 송신기
210 : 수신부
220 : 래치부

Claims (9)

  1. 데이터 신호에 제어 받는 풀다운 드라이버를 구비하는 송신수단;
    상기 송신수단의 출력단에 접속된 글로벌 데이터 버스;
    상기 글로벌 데이터 버스에 흐르는 전류를 센싱하여 상기 글로벌 데이터 버스에 실린 데이터를 검출하기 위한 수신수단; 및
    상기 수신수단으로부터 출력된 데이터를 래치하기 위한 래칭수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 수신수단은,
    상기 글로벌 데이터 버스에 흐르는 전류를 자신의 출력 노드에 미러링하기 위한 전류미러부;
    상기 글로벌 데이터 버스에 흐르는 전류량을 조절하기 위한 부하부; 및
    데이터 캡쳐 신호에 응답하여 자신의 출력 노드의 전류 패스를 제공하기 위한 스위칭부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 래칭수단은,
    상기 데이터 캡쳐 신호에 응답하여 상기 수신수단의 출력 노드에 실린 신호를 반전시키기 위한 반전부와,
    상기 반전부의 출력신호를 반전 래치하기 위한 반전 래치부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제2항에 있어서,
    상기 전류 미러부는,
    소오스가 전원전압단에 접속되며 드레인과 게이트가 다이오드 접속된 제1 PMOS 트랜지스터와,
    소오스가 전원전압단에 접속되며 드레인이 상기 수신수단의 출력 노드에 접속된 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 부하부는,
    소오스가 상기 제1 PMOS 트랜지스터의 드레인에 접속되고, 드레인이 상기 글로벌 데이터 버스 사이에 접속되며, 게이트로 기준전압을 인가 받는 제1 NMOS 트랜지스터와,
    소오스가 상기 제2 PMOS 트랜지스터의 드레인에 접속되며, 게이트로 상기 기준전압을 인가 받는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 스위칭부는 소오스가 상기 제2 NMOS 트랜지스터의 드레인에 접속되고, 드레인이 접지전압단에 접속되며, 게이트로 상기 데이터 캡쳐 신호를 인가 받는 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제3항에 있어서,
    상기 반전부는,
    소오스가 전원전압단에 접속되고, 상기 데이터 캡쳐 신호의 반전신호를 게이트 입력으로 하는 제1 PMOS 트랜지스터;
    소오스가 상기 제1 PMOS 트랜지스터의 드레인에 접속되고, 드레인이 자신의 출력 노드에 접속되며, 상기 수신수단의 출력신호를 게이트 입력으로 하는 제2 PMOS 트랜지스터;
    소오스가 접지전압단에 접속되고, 상기 데이터 캡쳐 신호를 게이트 입력으로 하는 제1 NMOS 트랜지스터; 및
    소오스가 상기 제1 NMOS 트랜지스터의 드레인에 접속되고, 드레인이 자신의 출력 노드에 접속되며, 상기 수신수단의 출력신호를 게이트 입력으로 하는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 반전 래치부는 2개의 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 풀다운 드라이버는 상기 글로벌 데이터 버스와 상기 접지전압단 사이에 접속되며, 상기 데이터 신호를 게이트 입력으로 하는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
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