KR20050018512A - CMOS image sensor and method for fabricating same - Google Patents
CMOS image sensor and method for fabricating sameInfo
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Abstract
본 발명에 따른 CMOS 이미지 센서는, 광감지 수단인 핀드 포토 다이오드(pinned photo diode), 핀드 포토 다이오드에서 생성된 광전하를 N+ 플로팅 확산영역으로 전송하는 트랜스퍼 트랜지스터, 및 N+ 플로팅 확산영역에 저장된 전하를 배출하는 리셋 트랜지스터를 포함하며, N+ 플로팅 확산영역을 둘러싸는 P- 도핑영역을 더 포함함으로써 전자의 유입을 차단하여 누설전류 발생을 억제하도록 한 것이다.According to the present invention, a CMOS image sensor includes a pinned photo diode as a light sensing means, a transfer transistor for transferring photocharges generated in the pinned photo diode to an N + floating diffusion region, and an N + floating diffusion region. It includes a reset transistor for discharging the charge, and further comprises a P − doped region surrounding the N + floating diffusion region to block the inflow of electrons to suppress the occurrence of leakage current.
Description
본 발명은 이미지 센서 및 그 제조방법에 관한 것으로, 보다 상세하게는 플로팅 확산영역(floating diffusion)으로의 누설전류를 감소시킬 수 있는 CMOS 이미지 센서(CMOS image sensor : CIS) 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image sensor and a method of manufacturing the same, and more particularly, to a CMOS image sensor (CIS) and a method of manufacturing the same capable of reducing leakage current in a floating diffusion. .
이미지 센서는 1차원 또는 2차원 이상의 광학 정보를 전기 신호로 변환하는 장치이다. 그 중에서 CIS는 CMOS 제조기술을 이용하여 광학적 이미지를 전기적 신호로 변환시키는 소자로서, 화소수만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용하고 있다. CIS는 종래 이미지 센서로 널리 사용되고 있는 CCD(charge coupled device) 이미지 센서에 비해 구동 방식이 간편하고 다양한 스캐닝 방식의 구현이 가능하며, 아날로그와 디지털 신호처리 회로를 단일 칩에 집적할 수 있어 제품의 소형화가 가능할 뿐만 아니라, 호환성의 CMOS 기술을 사용하므로 제조단가를 낮출 수 있고, 전력 소모 또한 크게 낮다는 장점을 가지고 있다. An image sensor is a device that converts optical information of one or two or more dimensions into an electrical signal. Among them, CIS is a device that converts an optical image into an electrical signal by using CMOS manufacturing technology, and employs a switching method in which MOS transistors are made by the number of pixels and the output is sequentially detected using the same. CIS is simpler to drive than the CCD (charge coupled device) image sensor, which is widely used as a conventional image sensor, and can realize various scanning methods. It can integrate analog and digital signal processing circuits on a single chip, thereby miniaturizing the product. In addition, the use of compatible CMOS technology can reduce manufacturing costs and greatly reduce power consumption.
도 1은 종래기술에 따른 CIS의 단위 화소 회로도로서, 광감지 수단인 핀드 포토 다이오드(pinned photo diode)(PPD)와 4개의 NMOS 트랜지스터로 구성되는 단위 화소를 보이고 있다. 4개의 NMOS 트랜지스터 중 트랜스퍼 트랜지스터(Tx)는 핀드 포토 다이오드(PPD)에서 생성된 광전하를 플로팅 확산영역(FD)으로 전송하는 신호를 전달하고, 리셋 트랜지스터(Rx)는 플로팅 확산영역(FD)을 공급전압(VDD) 레벨로 리셋시켜 플로팅 확산영역(FD)에 저장된 전하를 배출하는 신호를 전달한다. 드라이브 트랜지스터(Dx)는 소스 팔로워(source follower)로서 역할하며, 셀렉트 트랜지스터(Sx)는 픽셀 데이터 인에이블 신호를 받아 픽셀 데이터 신호를 출력으로 전송하는 역할을 한다. 단위화소의 출력단(Out)과 접지단(GND) 사이에는 바이어스 제공을 위한 로드 트랜지스터(Lx)가 접속되어 있다. 도면에서 "CFD"는 플로팅 확산영역(FD)이 갖는 커패시턴스를 나타낸다.1 is a unit pixel circuit diagram of a CIS according to the related art, and shows a unit pixel including a pinned photo diode (PPD) as a light sensing means and four NMOS transistors. Of the four NMOS transistors, the transfer transistor T x transmits a signal for transferring the photocharge generated by the pinned photodiode PPD to the floating diffusion region FD, and the reset transistor R x is the floating diffusion region FD. ) Is reset to the supply voltage VDD level to transmit a signal for discharging the charge stored in the floating diffusion region FD. The drive transistor D x serves as a source follower, and the select transistor S x receives a pixel data enable signal and transmits a pixel data signal to an output. A load transistor L x for providing a bias is connected between the output terminal Out of the unit pixel and the ground terminal GND. In the drawing, "C FD " represents the capacitance of the floating diffusion region FD.
도 2는 종래기술에 따른 CMOS 이미지 센서의 단위 화소 구조를 나타낸 단면도로서, 도 1의 회로가 반도체 기판에 구현된 것이다. 참조부호 "1"은 P+ 실리콘 기판, "2"는 P-에피택셜층, "3"은 P-웰, "4"는 필드 산화막, "5"는 게이트 산화막, "6"은 게이트 전극, "7"은 N- 확산영역, "8"은 Po 확산영역, "9"는 N+ 플로팅 확산영역, "10"은 산화막 스페이서를 나타낸다. 여기에서 핀드 포토 다이오드(PPD)는 P-에피택셜층(2)과 N- 확산영역(7) 및 Po 확산영역(8)이 적층된 PNP 접합 구조를 가지게 된다. P-에피택셜층(2)은 접지 전압을 공급받는 P+ 실리콘 기판(1) 상에 형성된다.2 is a cross-sectional view illustrating a unit pixel structure of a conventional CMOS image sensor, in which the circuit of FIG. 1 is implemented on a semiconductor substrate. Reference numeral "1" denotes a P + silicon substrate, "2" denotes a P-epitaxial layer, "3" denotes a P-well, "4" denotes a field oxide film, "5" denotes a gate oxide layer, "6" denotes a gate electrode, "7" represents an N - diffusion region, "8" represents a Po diffusion region, "9" represents an N + floating diffusion region, and "10" represents an oxide spacer. The pinned photodiode PPD has a PNP junction structure in which a P-epitaxial layer 2, an N − diffusion region 7, and a PO diffusion region 8 are stacked. The P-epitaxial layer 2 is formed on the P + silicon substrate 1 which is supplied with the ground voltage.
이러한 CIS는 CCD 이미지 센서에 비해 많은 장점이 있으나, CMOS 공정 자체에서 오는 실리콘 기판 표면의 공정상의 오염에 의해 결함에 취약한 문제점을 안고 있다. 특히 SFCM(single frame capture mode)에서는 발생된 전하를 1 프레임동안 플로팅 확산영역에 저장해야 하는데, 이 때의 누설전류는 화질의 저하와 블랙 화소 결함(dark pixel defect) 증가 불량을 유발하는 것으로 알려져 있다. Such CIS has many advantages over CCD image sensors, but it is vulnerable to defects due to process contamination of the silicon substrate surface from the CMOS process itself. In particular, in the SFCM (single frame capture mode), the generated charge must be stored in the floating diffusion region for one frame, and leakage current at this time is known to cause deterioration of image quality and increase of black pixel defect. .
특히, 도 2에 도시한 것과 같이, P-에피택셜층(2)에서 생성된 전하들이 재결합(recombination)으로 소멸되지 않을 경우에, 전자(e)는 N+ 플로팅 확산영역(9)으로 흐르고, 홀(h)은 P+ 실리콘 기판(1)으로 이동한다. 여기서 전자(e)의 흐름에 의한 전류는 다크(dark) 상태에서 암전류를 유발하여 화질을 저하시키는 문제가 있다.In particular, as shown in FIG. 2, when the charges generated in the P-epitaxial layer 2 are not extinguished by recombination, electrons e flow into the N + floating diffusion region 9, The hole h moves to the P + silicon substrate 1. Here, the current caused by the flow of electrons (e) causes a dark current in a dark state, thereby degrading image quality.
본 발명이 이루고자 하는 기술적 과제는 암전류 발생을 억제할 수 있는 구조의 CMOS 이미지 센서와 그 제조방법을 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a CMOS image sensor having a structure capable of suppressing dark current generation and a method of manufacturing the same.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 CMOS 이미지 센서는 광감지 수단인 핀드 포토 다이오드(pinned photo diode), 상기 핀드 포토 다이오드에서 생성된 광전하를 N+ 플로팅 확산영역으로 전송하는 트랜스퍼 트랜지스터, 및 상기 N+ 플로팅 확산영역에 저장된 전하를 배출하는 리셋 트랜지스터를 포함하며, 상기 N+ 플로팅 확산영역을 둘러싸는 P- 도핑영역을 더 포함한다.In order to achieve the above technical problem, the CMOS image sensor according to the present invention includes a pinned photo diode, a photosensitive means, a transfer transistor for transferring the photocharge generated in the pinned photo diode to the N + floating diffusion region, and a reset transistor for discharging the charges stored in the N + floating diffusion region, the N + surround the floating diffusion region is P - further comprises a doped region.
본 발명에 따른 CMOS 이미지 센서 제조방법에서는, 광감지 수단인 핀드 포토 다이오드, 상기 핀드 포토 다이오드에서 생성된 광전하를 N+ 플로팅 확산영역으로 전송하는 트랜스퍼 트랜지스터, 및 상기 N+ 플로팅 확산영역에 저장된 전하를 배출하는 리셋 트랜지스터를 형성한 다음, 상기 N+ 플로팅 확산영역에 대응되는 개방부를 가지는 감광막 패턴을 형성한다. 상기 감광막 패턴을 이온주입 마스크로 하여 P- 이온주입을 실시하여 상기 N+ 플로팅 확산영역을 둘러싸는 P- 도핑영역을 형성한 후, 상기 감광막 패턴을 제거한다.In the CMOS image sensor manufacturing method according to the present invention, a pinned photodiode as a light sensing means, a transfer transistor for transferring the photocharge generated in the pinned photodiode to the N + floating diffusion region, and the charge stored in the N + floating diffusion region After forming a reset transistor for emitting the photoresist, a photosensitive film pattern having an opening corresponding to the N + floating diffusion region is formed. P − ion implantation is performed using the photoresist pattern as an ion implantation mask to form a P − doped region surrounding the N + floating diffusion region, and then the photoresist pattern is removed.
이와 같이, 본 발명에 따른 CMOS 이미지 센서는 N+ 플로팅 확산영역을 둘러싸는 P- 도핑영역을 더 포함하는 것이다. 즉, 실리콘 기판에서 올라오는 전자가 상기 N+ 플로팅 확산영역으로는 들어올 수 없도록 하여 누설전류를 억제하는 구조이다.As such, the CMOS image sensor according to the present invention further comprises a P − doped region surrounding the N + floating diffusion region. That is, the structure prevents leakage current by preventing electrons coming from the silicon substrate from entering the N + floating diffusion region.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; However, embodiments of the present invention illustrated below may be modified in many different forms, and the scope of the present invention is not limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art.
본 발명에 따른 CMOS 이미지 센서는 어떠한 구조를 가지는 CMOS 이미지 센서라도 그것이 N+ 플로팅 확산영역을 가진 것이라면 그 확산영역의 주변을 둘러싸는 P- 도핑영역을 더 포함하는 것이다.The CMOS image sensor according to the present invention further includes a P − doped region surrounding the periphery of the diffusion region, even if the CMOS image sensor having any structure has an N + floating diffusion region.
도 3은 본 발명의 실시예에 따른 CMOS 이미지 센서의 단위 화소 회로도로서, 광감지 수단인 핀드 포토 다이오드(PPD)와 4개의 NMOS 트랜지스터로 구성되는 단위 화소를 보이고 있다. 4개의 NMOS 트랜지스터 중 트랜스퍼 트랜지스터(Tx)는 핀드 포토 다이오드(PPD)에서 생성된 광전하를 플로팅 확산영역(FD)으로 전송하는 신호를 전달하고, 리셋 트랜지스터(Rx)는 플로팅 확산영역(FD)을 공급전압(VDD) 레벨로 리셋시켜 플로팅 확산영역(FD)에 저장된 전하를 배출하는 신호를 전달한다. "Ax"와 "Sx"는 각각 억세스 트랜지스터와 셀렉트 트랜지스터이다.3 is a unit pixel circuit diagram of a CMOS image sensor according to an exemplary embodiment of the present invention, and shows a unit pixel including a pinned photodiode (PPD) as a light sensing means and four NMOS transistors. Of the four NMOS transistors, the transfer transistor T x transmits a signal for transferring the photocharge generated by the pinned photodiode PPD to the floating diffusion region FD, and the reset transistor R x is the floating diffusion region FD. ) Is reset to the supply voltage VDD level to transmit a signal for discharging the charge stored in the floating diffusion region FD. "A x " and "S x " are an access transistor and a select transistor, respectively.
도 4는 본 발명의 실시예에 따른 CMOS 이미지 센서의 단위 화소 구조를 나타낸 단면도로서, 도 3의 회로가 반도체 기판에 구현된 것이다. 도 4의 좌측은 액티브 픽셀 센서(active pixel sensor) 영역이고, 우측은 PMOS 영역이다. 참조부호 "110"은 P+ 실리콘 기판, "120"은 P-에피택셜층, "130"은 P-웰, "135"는 N-웰, "140"은 필드 산화막, "150"은 게이트 산화막, "160"은 게이트 전극, "170"은 N- 확산영역, "180"은 P- 확산영역, "190"은 N+ 플로팅 확산영역, "200"은 P- 도핑영역, "210"은 산화막 스페이서를 나타낸다. 여기에서 핀드 포토 다이오드(PPD)는 P-에피택셜층(120)과 N- 확산영역(170) 및 P- 확산영역(180)이 적층된 PNP 접합 구조를 가지게 된다.4 is a cross-sectional view illustrating a unit pixel structure of a CMOS image sensor according to an exemplary embodiment of the present invention, in which the circuit of FIG. 3 is implemented on a semiconductor substrate. The left side of FIG. 4 is an active pixel sensor area, and the right side is a PMOS area. Reference numeral "110" denotes a P + silicon substrate, "120" denotes a P-epitaxial layer, "130" denotes a P-well, "135" denotes an N-well, "140" denotes a field oxide film, and "150" denotes a gate oxide layer. "160" is gate electrode, "170" is N - diffusion region, "180" is P - diffusion region, "190" is N + floating diffusion region, "200" is P - doping region, "210" is oxide film Spacer is shown. The pinned photodiode PPD has a PNP junction structure in which a P-epitaxial layer 120, an N − diffusion region 170, and a P − diffusion region 180 are stacked.
트랜스퍼 트랜지스터(Tx)는 채널 영역에 저농도 도핑영역인 N- 영역(145)을 갖는 게이트(160) 전극을 구비하고 핀드 포토 다이오드(PPD)의 N+ 확산영역(170)과 N+ 플로팅 확산영역(190)을 소스와 드레인으로 가진다. 리셋 트랜지스터(Rx)는 N + 플로팅 확산영역(190)과 VDD가 공급되는 N+ 영역(195)을 소스와 드레인으로 가진다. P-웰(130)은 리셋 트랜지스터(Rx) 하부에 형성되어 있고, N-웰(135) 위에는 PMOS가 형성되어 있다.The transfer transistor T x has a gate 160 electrode having a lightly doped region N − region 145 in the channel region, and an N + diffusion region 170 and an N + floating diffusion region of the pinned photodiode PPD. It has 190 as a source and a drain. The reset transistor R x has an N + floating diffusion region 190 and an N + region 195 to which V DD is supplied as a source and a drain. The P-well 130 is formed under the reset transistor R x , and the PMOS is formed on the N-well 135.
본 발명의 고유한 P- 도핑영역(200)은 N+ 플로팅 확산영역(190)을 둘러싼다. 따라서, P+ 실리콘 기판(110) 또는 P-에피택셜층(120)에서 생성된 전하들이 재결합(recombination)으로 소멸되지 않더라도, 전자가 N+ 플로팅 확산영역(190)으로 흘러 들어오는 것을 방지한다. 따라서, 누설전류 발생을 억제할 수 있다.The unique P − doped region 200 of the present invention surrounds the N + floating diffusion region 190. Accordingly, even if the charges generated in the P + silicon substrate 110 or the P-epitaxial layer 120 are not extinguished by recombination, electrons are prevented from flowing into the N + floating diffusion region 190. Therefore, leakage current generation can be suppressed.
본 발명에 따른 CMOS 이미지 센서 제조방법은 어떠한 단계들을 포함하는 CMOS 이미지 센서 제조방법이라도 그것이 N+ 플로팅 확산영역을 가진 CMOS 이미지 센서를 제조하는 것이라면 그 확산영역의 주변을 둘러싸는 P- 도핑영역을 형성하는 단계를 더 포함하는 것이다. 따라서, 다음에 예로 드는 CMOS 이미지 센서 제조방법 중 P- 도핑영역을 형성하는 단계 이외에는 어떠한 제조방법이 적용되어도 무방하다는 점에 유의하여야 한다.CMOS image sensor manufacturing method according to the invention, even the manufacturing method CMOS image sensor including any stage it is if for manufacturing a CMOS image sensor with a N + floating diffusion region surrounding the periphery of the diffusion region is P - forming a doped region It further comprises the step. Therefore, it should be noted that any manufacturing method may be applied other than forming the P − doped region in the following CMOS image sensor manufacturing method.
도 5 내지 도 9는 본 발명의 실시예에 따른 CMOS 이미지 센서의 제조방법을 순차적으로 도시한 단면도들이다. 5 through 9 are cross-sectional views sequentially illustrating a method of manufacturing a CMOS image sensor according to an exemplary embodiment of the present invention.
도 5를 참조하여, 먼저 P+ 실리콘 기판(110) 상에 P-에피택셜층(120)을 성장시킨 기판을 준비한다. 다음, 도 4에 도시한 것과 같은 P-웰(130)과 N-웰(135)을 형성하는 공정을 진행한다. 먼저 P-웰(130)이 형성될 부분을 개방하는 이온주입 마스크를 형성한 다음 보론(B)과 같은 도펀트를 주입하여 P-웰(130)을 형성하고 이온주입 마스크는 제거한다. 그런 다음, N-웰(135)이 형성될 부분을 개방하는 다른 이온주입 마스크를 형성한 다음 인(P)과 같은 도펀트를 주입하여 N-웰(135)을 형성하고, 사용된 이온주입 마스크는 제거한다. 여기서, P-웰(130)과 N-웰(135)의 형성 순서는 달리하여도 된다.Referring to FIG. 5, a substrate on which a P-epitaxial layer 120 is grown on a P + silicon substrate 110 is prepared. Next, a process of forming the P-well 130 and the N-well 135 as shown in FIG. 4 is performed. First, an ion implantation mask is formed to open a portion where the P-well 130 is to be formed, and then a dopant such as boron (B) is implanted to form the P-well 130 and the ion implantation mask is removed. Then, another ion implantation mask is formed to open the portion where the N-well 135 is to be formed, and then a dopant such as phosphorus (P) is implanted to form the N-well 135, and the ion implantation mask used is Remove Here, the order of forming the P-well 130 and the N-well 135 may be different.
다음, 도 6에 도시한 것과 같이, LOCOS 방법으로 필드 산화막(140)을 형성하여 필드 영역과 활성 영역을 나눈다. 그런 다음, 적절한 이온주입 마스크를 형성한 상태에서 이온주입을 실시하여 트랜스퍼 트랜지스터(도 4의 Tx) 채널 영역에 저농도 영역인 N- 영역(145)을 형성한다. 사용된 이온주입 마스크를 제거한다.Next, as shown in FIG. 6, the field oxide film 140 is formed by the LOCOS method to divide the field region and the active region. Thereafter, ion implantation is performed while an appropriate ion implantation mask is formed to form an N − region 145, which is a low concentration region, in the transfer transistor (T x in FIG. 4) channel region. Remove the ion implantation mask used.
도 7에서와 같이, 게이트 산화막(150) 위에 게이트 전극(160)들을 형성한 다음, 도 4의 PPD를 형성한다. 먼저 PPD가 형성될 부분을 개방하는 감광막 패턴(PR1)을 형성한 다음, 이를 이온주입 마스크로 사용하는 N- 이온주입을 실시하여 N- 확산영역(170)을 형성한다. N- 확산영역(170)의 도핑 농도는 1012ions/cm 3 정도로 할 수 있다. 같은 감광막 패턴(PR1)을 사용하여 P- 이온주입을 실시하여 N- 확산영역(170) 위에 P- 확산영역(180)을 형성한다. P- 확산영역(180)의 도핑 농도는 1013ions/cm3 정도로 할 수 있다.As shown in FIG. 7, the gate electrodes 160 are formed on the gate oxide layer 150, and then the PPD of FIG. 4 is formed. First, a photosensitive film pattern PR1 is formed to open a portion where the PPD is to be formed, and then an N − ion implantation using the photoresist layer is formed as an ion implantation mask to form an N − diffusion region 170. The doping concentration of the N-diffusion region 170 may be about 10 12 ions / cm 3 . P − ion implantation is performed using the same photoresist pattern PR1 to form the P − diffusion region 180 on the N − diffusion region 170. The doping concentration of the P − diffusion region 180 may be about 10 13 ions / cm 3 .
도 8을 참조하여, 감광막 패턴(PR1)을 제거한 후, 적절한 이온주입 마스크를 형성한 상태에서 N+ 이온주입으로 N+ 플로팅 확산영역(190)과 VDD가 공급되는 N + 영역(195)을 형성한다. 그리고, P+ 이온주입으로 PMOS의 소스와 드레인을 형성한다. 여기서 N+ 플로팅 확산영역(190)과 N+ 영역(195)의 도핑 농도는 1015ions/cm 3 정도로 할 수 있다. 사용된 이온주입 마스크는 모두 제거한다.Referring to FIG. 8, after removing the photoresist pattern PR1, an N + floating diffusion region 190 and an N + region 195 to which VDD is supplied are formed by N + ion implantation while an appropriate ion implantation mask is formed. do. Then, P + ion implantation forms a source and a drain of the PMOS. The doping concentration of the N + floating diffusion region 190 and the N + region 195 may be about 10 15 ions / cm 3 . Remove all ion implantation masks used.
이제 도 9를 참조하여 N+ 플로팅 확산영역(190)에 대응되는 개방부(H)를 가지는 감광막 패턴(PR2)을 형성한다. 이 감광막 패턴(PR2)을 이온주입 마스크로 하여 P- 이온주입을 실시하여 N+ 플로팅 확산영역(190)을 둘러싸는 P- 도핑영역(200)을 형성한다. P- 도핑영역(200)의 도핑 농도는 1013ions/cm3 정도로 할 수 있다. 감광막 패턴(PR2)을 제거한 후, 게이트 전극(160) 측벽에 산화막 스페이서(210)까지 형성하면 도 4와 같은 구조가 된다.Referring to FIG. 9, the photoresist pattern PR2 having the opening H corresponding to the N + floating diffusion region 190 is formed. P − ion implantation is performed using the photoresist pattern PR2 as an ion implantation mask to form a P − doped region 200 surrounding the N + floating diffusion region 190. The doping concentration of the P − doped region 200 may be about 10 13 ions / cm 3 . After removing the photoresist pattern PR2, the oxide spacer 210 is formed on the sidewall of the gate electrode 160 to form a structure as illustrated in FIG. 4.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다. As mentioned above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical idea of the present invention. It is obvious.
상술한 바와 같이, 본 발명은 플로팅 확산영역을 감싸는 반대되는 도전형의 도핑영역을 형성한 CMOS 이미지 센서를 제조하여 전자의 흐름에 의한 누설전류를 차단한다. 따라서, SFCM에서 고질적인 암전류 문제를 개선할 수 있다. As described above, the present invention manufactures a CMOS image sensor having a conductive doped region of the opposite type surrounding the floating diffusion region to block the leakage current caused by the flow of electrons. Therefore, the inherent dark current problem in SFCM can be improved.
도 1은 종래기술에 따른 CMOS 이미지 센서의 단위 화소 회로도이다. 1 is a unit pixel circuit diagram of a CMOS image sensor according to the prior art.
도 2는 종래기술에 따른 CMOS 이미지 센서의 단위 화소 구조를 나타낸 단면도이다. 2 is a cross-sectional view illustrating a unit pixel structure of a conventional CMOS image sensor.
도 3은 본 발명의 실시예에 따른 CMOS 이미지 센서의 단위 화소 회로도이다.3 is a unit pixel circuit diagram of a CMOS image sensor according to an exemplary embodiment of the present invention.
도 4는 본 발명의 실시예에 따른 CMOS 이미지 센서의 단위 화소 구조를 나타낸 단면도이다.4 is a cross-sectional view illustrating a unit pixel structure of a CMOS image sensor according to an exemplary embodiment of the present invention.
도 5 내지 도 9는 본 발명의 실시예에 따른 CMOS 이미지 센서의 제조방법을 순차적으로 도시한 단면도들이다. 5 through 9 are cross-sectional views sequentially illustrating a method of manufacturing a CMOS image sensor according to an exemplary embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
110...실리콘 기판 120...에피택셜층 130, 135...웰110 silicon substrate 120 epitaxial layer 130, 135 well
140...필드 산화막 150...게이트 산화막 160...게이트 전극140 Field oxide 150 Gate oxide 160 Gate electrode
170...N- 확산영역 180...P- 확산영역 190...N+ 플로팅 확산영역170 ... N - Diffusion Zone 180 ... P - Diffusion Zone 190 ... N + Floating Diffusion Zone
200...P- 도핑영역200 ... P - Doping Area
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Patent event code: PA02012R01D Patent event date: 20080610 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20030814 Comment text: Patent Application |
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Comment text: Notification of reason for refusal Patent event date: 20100219 Patent event code: PE09021S01D |
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| PE0601 | Decision on rejection of patent |
Patent event date: 20100629 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20100219 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |