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KR20040086399A - 데이터 소자의 저장 방법 - Google Patents

데이터 소자의 저장 방법 Download PDF

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Publication number
KR20040086399A
KR20040086399A KR10-2004-7012823A KR20047012823A KR20040086399A KR 20040086399 A KR20040086399 A KR 20040086399A KR 20047012823 A KR20047012823 A KR 20047012823A KR 20040086399 A KR20040086399 A KR 20040086399A
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KR
South Korea
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data
data elements
memory device
copy
grouping
Prior art date
Application number
KR10-2004-7012823A
Other languages
English (en)
Inventor
에그베르트 게. 테. 야스페르스
Original Assignee
코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닌클리케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리케 필립스 일렉트로닉스 엔.브이.
Publication of KR20040086399A publication Critical patent/KR20040086399A/ko

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Abstract

데이터 소자(1 내지 12)를 메모리 디바이스(118)에 저장하는 방법은, 상기 데이터 소자(1 내지 12)를 제 1의 데이터 소자(1 내지 12) 배치 세트(102 내지 108)로 그룹화하는 제 1 그룹화 단계; 및 각각의 상기 데이터 소자(1 내지 12)의 제 1 복제를 데이터 유닛(120)에 기록하는 제 1 기록 단계로서, 상기 제 1 배치 세트의 첫 번째 세트(102)에 속하는 해당 데이터 소자(1,2,3)의 제 1 복제는 제 1 데이터 유닛(120)에 기록되는, 제 1 기록 단계; 상기 데이터 소자(1 내지 12)를 제 2의 데이터 소자(1 내지 12) 배치 세트(110 내지 116)로 그룹화하는 제 2 그룹화 단계; 및 각각의 상기 데이터 소자(1 내지 12)의 제 2 복제를 추가 데이터 유닛(122)에 기록하는 제 2 기록 단계로서, 상기 제 2 배치 세트의 첫 번째 세트(110)에 속하는 해당 데이터 소자(1,5,9)의 제 2 복제는 상기 추가 데이터 유닛(122)에 기록되는, 제 2 기록 단계를 포함한다.

Description

데이터 소자의 저장 방법{METHOD OF STORING DATA-ELEMENTS}
비디오 처리 애플리케이션의 해상도가 높아짐에 따라서, 비디오 신호 프로세서는 밀접한 경계로 된 시간 주기내에 많은 양의 데이터를 처리해야 한다. 높은 메모리 대역폭을 얻기 위해서, 일부 메모리 디바이스, 예를 들어 SDRAM은 버스트 액세스 모드와 같은 중요한 특징을 이용한다. 버스트 액세스 모드는 하나의 판독 또는 기록 명령을 제공함으로써 다수의 연속적인 데이터 워드에 액세스하게 할 수 있다. 동적 메모리 셀의 판독이 파괴적(destructive)이기 때문에, 메모리 뱅크 내부의 셀의 행의 컨텐트는 정적 메모리 셀의 행, 즉 페이지 레지스터(page register)로 복제된다. 이어서, 정적 메모리 셀의 상기 행에 대한 액세스가 제공된다. 유사하게, 다른 행이 액세스되어야 하는 경우에, 먼저 정적 메모리 셀의 행의 컨텐트는 원래의 파괴된 동적 셀로 다시 복제되어야 한다. 행-활성화 및 개별적 프리차지(precharge)로 언급되는 이러한 행위들은 메모리 셀의 어레이, 즉 뱅크가 액세스될 수 없는 귀중한 시간을 소모한다. 메모리-버스 대역폭의 사용을 최적화하기 위해서, 데이터는 오직 그레인(grain) 크기의 데이터 버스트, 예를 들어 8워드로 액세스되어야 한다. 이러한 데이터 버스트는 전체적으로만 액세스될 수 있는 메모리 디바이스내에서 겹치지 않는 데이터 유닛들을 나타낸다. 데이터에 대한 요청이 단 몇 바이트에 관련될 수 있기 때문에, 즉 데이터 유닛이 요청된 데이터 블록보다 더 크고 데이터에 대한 요청이 메모리 디바이스 내부의 하나보다 많은 데이터유닛을 수반할 수 있기 때문에, 전송 오버헤드 양이 상당해질 수 있다. 이러한 오버헤드를 최소화하기 위해서, 논리 어드레스로부터 물리 어드레스로의 우수한 매핑(mapping)이 중요하다. 이것을 예시하기 위해서, 다음의 예시가 제공된다. 비디오 처리 알고리즘은 8x8 픽셀의 2차원 어레이를 처리한다. 이러한 2차원 어레이는 데이터 블록으로서 표시된다. 만일 다양한 픽셀의 어드레스가 물리 어드레스로 선형 매핑된다면, 이러한 데이터 블록의 액세스는 7개 행-변경을 발생시킨다. 그러나, 만일 이러한 8x8 데이터 블록의 픽셀이 메모리 디바이스의 하나의 데이터 유닛내에 유지된다면, 이러한 8x8 데이터 블록의 액세스는 어떠한 행-변경도 유도하지 않는다.
Proceedings of SPIE-The International Society for Optical Engineering의 Visual Communications and Image Processing 2000의 문서 "SDRAM 기반의 비디오 처리 애플리케이션을 위한 어레이 어드레스 변환(Array Address Translation for SDRAM-based Video Processing Application)"(제4067권, 제2부, 2000년, 922-931쪽)에서, 다차원 비디오 처리 애플리케이션에서 메모리 사이클 횟수를 축소시키기 위한 메모리 어드레스 변환 유닛이 알려져 있다. 상기 문서에서, 메모리 액세스 패턴 및 메모리 파라미터를 고려하여 적절한 윈도우 크기를 찾는 알고리즘이 기재되어 있다. 논리 어레이, 예를 들어 비디오 프레임은 윈도우라고 불리는 직사각형 세트로 분할된다. 윈도우 크기는 예를 들어 비디오 프레임으로부터의 픽셀이 다수의 관련 픽셀 그룹으로 분할되는 방법을 결정한다. 다시 말해서, 비디오 프레임은 다수의 구역으로 분할되고, 여기서 이러한 구역의 공간 크기는 윈도우 크기에 해당한다. 이러한 구역으로부터의 모든 픽셀은 하나의 관련 픽셀 그룹에 속한다. 각각의 관련 픽셀 그룹은 메모리 디바이스의 행내에 저장된다. 윈도우의 길이는 수평 방향에서의 픽셀의 수에 해당한다. 윈도우의 높이는 수직 방향에서의 픽셀의 수에 해당한다. 어드레스 변환은 논리 어드레스에 대한 물리 어드레스의 결정을 의미한다. 데이터 소자, 예를 들어 픽셀을 메모리 디바이스에 저장하기 위해서, 데이터 유닛의 일부인 데이터 셀의 물리 어드레스는 데이터 소자의 논리 어드레스에 대해 계산되어야 한다. 각각의 픽셀은 논리 어드레스를 갖는다. 이러한 어드레스는 비디오 프레임내의 픽셀의 좌표 세트일 수 있다. 만일 관련 픽셀 그룹이 하나의 데이터 유닛내에 저장되어야 한다고 요구된다면, 이것은 저장될 픽셀과 관련된 물리 어드레스의 계산을 결정한다. 관련 픽셀 그룹으로부터의 픽셀은 연속적인 물리 어드레스로 매핑되어야 한다. 상기 문서에서, 애플리케이션 소프트웨어의 분석에 기초하는 비디오 데이터의 메모리로의 매핑이 제안된다.
최적화되지 않은 윈도우 크기를 추정한 결과로, 최적이 아닌 논리 어드레스에서 물리 어드레스로의 매핑을 초래하게 된다. 그 효과는, 관련 픽셀 그룹이 하나의 데이터 유닛내에 저장되지 않고 여러 데이터 유닛에 걸쳐서 분산된다는 것이다. 이러한 관련 픽셀 그룹의 액세스를 위한 하나의 데이터 블록 요청은 상당한 데이터 전송 오버헤드를 갖는다. 메모리 디바이스는 하나의 버스트 액세스를 수행하는 대신 여러번 인보크된다(invoked). 따라서, 데이터 소자가 저장되는 방식이 상당히 중요하다.
본 발명은 버스트 액세스 능력을 갖는 메모리 디바이스를 적용함으로써 데이터 소자를 저장하는 방법에 관한 것으로, 상기 방법은:
- 상기 데이터 소자를 제 1의 데이터 소자 배치 세트로 그룹화하는 제 1 그룹화 단계; 및
- 각각의 상기 데이터 소자의 제 1 복제를 상기 메모리 디바이스의 데이터 유닛에 기록하는 제 1 기록 단계로서, 상기 제 1 배치 세트의 첫 번째 세트에 속하는 해당 데이터 소자의 제 1 복제는 상기 데이터 유닛의 제 1 데이터 유닛에 기록되는, 제 1 기록 단계를 포함한다.
본 발명은 또한 데이터 소자를 처리하기 위한 프로세서 및 버스트 액세스 능력을 갖고 상기 데이터 소자의 저장을 위한 메모리 디바이스를 포함하는 처리장치에 관한 것으로, 상기 처리장치는:
- 상기 데이터 소자를 제 1의 데이터 소자 배치 세트로 그룹화하는 제 1 그룹화 단계; 및
- 각각의 상기 데이터 소자의 제 1 복제를 상기 메모리 디바이스의 데이터 유닛에 기록하는 제 1 기록 단계로서, 상기 제 1 배치 세트의 첫 번째 세트에 속하는 해당 데이터 소자의 제 1 복제는 상기 데이터 유닛의 제 1 데이터 유닛에 기록되는, 제 1 기록 단계를 포함하는 방법을 수행함으로써 상기 데이터 소자를 저장하도록 배치된다.
도 1a는 12개 데이터 소자의 메모리 디바이스로의 저장을 개략적으로 나타내는 도면.
도 1b는 30개 픽셀의 메모리 디바이스로의 저장을 개략적으로 나타내는 도면.
도 2a는 64x1개 픽셀의 메모리 디바이스 데이터 유닛으로의 매핑을 개략적으로 나타내는 도면.
도 2b는 16x4개 픽셀의 메모리 디바이스 데이터 유닛으로의 매핑을 개략적으로 나타내는 도면.
도 3은 메모리 어드레스 변환 유닛 및 상기 메모리 어드레스 변환 유닛이 연결되는 주요 구성요소를 개략적으로 나타내는 도면.
도 4는 본 발명에 따른 이미지 처리장치의 가장 중요한 요소를 개략적으로 나타내는 도면.
도 5는 MPEG 디코딩을 수행하도록 설계되는 처리장치를 개략적으로 나타내는 도면.
본 발명의 목적은 감소된 데이터 전송 오버헤드를 갖는, 시작 단락에서 설명된 종류의 방법을 제공하는 것이다. 상기 목적은, 상기 방법이:
- 상기 데이터 소자를 제 2의 데이터 소자 배치 세트로 그룹화하는 제 2 그룹화 단계; 및
- 각각의 상기 데이터 소자의 제 2 복제를 상기 메모리 디바이스의 추가 데이터 유닛에 기록하는 제 2 기록 단계로서, 상기 제 2 배치 세트의 첫 번째 세트에 속하는 해당 데이터 소자의 제 2 복제는 상기 추가 데이터 유닛의 제 2 데이터 유닛에 기록되는, 제 2 기록 단계를 더 포함하는 것으로 실현된다.
본 발명의 중요한 양상은 상기 데이터 소자의 다수의 복제가 저장된다는 것이다. 이것은 데이터 소자 복제의 효율적인 판독을 가능하게 한다. 본 발명에 따른 방법의 이점은, 데이터 소자 처리를 위한 프로세서와 데이터 소자의 저장을 위한 메모리 디바이스 사이에서의 대역폭 사용의 감소가 실현된다는 것이다. 기록을 위해 상기 프로세서와 메모리 디바이스 사이에서의 데이터 버스의 추가적인 대역폭 사용이 있지만, 데이터 버스의 전체 대역폭 사용이 감소되는데, 이는 데이터 소자가 판독을 위해 상당히 적은 데이터 전송 오버헤드로 액세스될 수 있기 때문이다. 상기 제 1 그룹화 단계 및 상기 제 2 그룹화 단계가 각각 제 1 복제 및 제 2 복제의 연속적인 판독에 기초하는 것이 유리하다. 이것은 예시에 의해 설명될 것이다. 또한 도 1a 참조.
각각 3개 데이터 소자를 저장할 수 있는 데이터 유닛을 포함하는 메모리 디바이스에 기록되어야 하는 12개 데이터 소자[1-12]가 있다고 가정한다. 먼저, 이러한 데이터는 순차적으로 4개 버스트, [1,2,3], [4,5,6], [7,8,9] 및 [10,11,12]에 기록된다. 이러한 기록은 어떠한 오버헤드도 발생시키지 않는다. 나중에 추가 처리를 위해 데이터 소자가 다시 요구되고, 따라서 데이터 소자가 판독되어야 한다. 이러한 추가 처리가 하위 샘플링된(sub-sampled) 방식의 종류로 수행된다고 가정한다: 4개 데이터 소자 중 하나가 취해진다. 따라서, 먼저 데이터 소자{1,5,9}가 처리된다. 이것은, [1,2,3], [4,5,6] 및 [7,8,9]의 트리플(tripel) 데이터 소자를 포함하는 데이터 블록이 액세스되어야 하고 3x2=6개 데이터 소자의 오버헤드를 초래한다는 것을 의미한다. 나중에, 다른 데이터 소자, 예를 들어 트리플 {2,6,10}이 이에 따라 처리된다. 이것은, [1,2,3], [4,5,6] 및 [10,11,12]의 트리플 데이터 소자를 포함하는 데이터 블록이 액세스되어야 하고 3x2=6개 데이터 소자의 오버헤드를 초래한다는 것을 의미한다. 모든 데이터 소자가 4x6=24개의 오버헤드를 초래하는 이러한 하위 샘플링된 방식으로 처리된 후에, 데이터 소자는 오버헤드를 초래하지 않는, 이제 순차적인 제 2 방식으로 처리된다. 전체 오버헤드는 24개 데이터 소자가 된다.
대안적으로, 데이터 소자는, 데이터 소자가 먼저 하위 샘플링된 방식으로, 이어서 순차적으로 요구될 것이라는 선험적 지식을 이용하여 저장된다. 본 발명이 이용되고 데이터가 2번 기록되어 12개 데이터 소자의 기록 오버헤드를 초래한다. [1,2,3], [4,5,6], [7,8,9], [10,11,12] 및 [1,5,9], [2,6,10], [3,7,11], [4,8,12]의 트리플의 데이터 소자가 메모리 디바이스내에 저장된다. 그러나, 데이터 소자의 판독은 어떠한 오버헤드도 초래하지 않을 것이다. 전체 오버헤드는 이전경우보다 작다, 즉 12 대 24가 된다.
본 발명에 따른 방법의 한 실시예에서, 메모리 디바이스는 동기 동적 RAM이다. 상기 방법은 버스트 액세스 모드의 특징을 갖는 메모리 디바이스를 이용하는 경우에 유용하다. 버스트 액세스 모드는 하나의 판독 또는 기록 명령을 제공함으로써 다수의 연속적인 데이터 워드를 액세스할 수 있게 한다. 이러한 메모리 디바이스의 한 예시가 SDRAM(synchronous dynamic random access memory) 디바이스이다. 또한, DDR SDRAM(double data rate synchronous DRAM) 또는 직접 램버스 DRAM(Direct Rambus DRAM)과 유사한 더 복잡한 메모리 디바이스를 액세스하기 위해 상기 방법이 유리하다.
본 발명에 따른 방법의 한 실시예에서, 상기 제 1 배치 세트 중 제 1 세트는 데이터 소자의 데이터 블록에 해당한다. 데이터 소자가 논리적으로 데이터 블록내에서 분할될 수 있는 소자의 매트릭스에 해당하는 경우에 상기 방법을 적용하는 것이 유리하다. 이것은 예시에 의해 설명될 것이다. 또한 도 2a 및 도 2b 참조. 2차원 데이터 소자 매트릭스가 있다고 가정한다. 이러한 데이터 소자의 다수의 복제가 메모리 디바이스내에 저장된다: 한번은 64x1 크기를 갖는 데이터 블록에 해당하고, 한번은 16x4 크기를 갖는 데이터 블록에 해당한다. 이러한 복제를 기록하기 위해서, 2차원 매트릭스의 데이터 크기와 동일한 오버헤드가 요구되었다. 그러나, 16x4의 데이터 블록 또는 64*1의 데이터 블록의 판독 액세스는 오버헤드가 없을 수 있다. 그러한 경우에, 요구되는 데이터와 저장된 데이터 사이의 겹침은 100%인 것으로 가정된다. 만일 64x1의 데이터 블록에 해당하는 복제만이 저장된다면, 16x4의데이터 블록의 판독 액세스는 4x(64-16)의 오버헤드를 초래했다. 다시, 겹침이 100%라는 가정하에 있다. 그렇지 않으면 오버헤드는 심지어 더 커졌다.
본 발명에 따른 방법의 한 실시예에서, 상기 제 1 그룹화 단계는 데이터 소자의 데이터 블록의 크기에 기초한다. Proceedings of SPIE-The International Society for Optical Engineering의 Visual Communications and Image Processing 2000의 문서 "Array Address Translation for SDRAM-based Video Processing Application"(제4067권, 제2부, 2000년, 922-931쪽)에서, 논리 어드레스와 물리 어드레스 사이의 최적의 매핑이 결정될 수 있는 방법이 기재되어 있다. 이러한 매핑의 계산을 위해서, 여러 파라미터가 관련된다. 예상되는 데이터 블록의 판독 요청을 고려하는 것이 유리하다. 이것은, 어떤 데이터 소자가 동시에 요구될지에 관한 알려진 선험적 지식이 매핑을 결정하는데 사용된다는 것을 의미한다. 따라서, 데이터 블록의 크기는 매핑을 한정하기 위한 파라미터이다. 데이터 소자의 그룹화는 논리 어드레스에서 물리 어드레스로의 매핑에 해당한다는 점이 분명해질 것이다.
본 발명에 따른 방법의 한 실시예에서, 상기 제 1 그룹화 단계는 상기 제 1 배치 세트의 상기 제 1 세트에 속하는 해당 데이터 소자의 제 1 복제의 판독 액세스 횟수에 기초한다. 상기 제 1 복제가 판독될 횟수는 상기 매핑의 결정과 관련된 파라미터이다. 이것은 프로그램의 처리 단계에서 데이터 블록의 발생 확률과 관련된다. 프로그램은 데이터 블록 유형에 대응하는 여러 유형의 오퍼랜드를 가질 수 있다. 예를 들어, MPEG의 경우에, 데이터 블록 세트는 V={(16x16),(17x16),(16x17),(17x17),(16x8),(18x8),(16x9),(18x9),(17x8),(17x9),(16x4),(18x4),(16x5),(18x5)}이다. 그러나, 이러한 유형들이 모두 동일한 주파수에서 사용되지는 않는다. 발생 확률 및 그에 따른 메모리 액세스 요청은 유형에 따라 달라진다. MPEG 애플리케이션에서, 기준 화상은 매크로블록에 의해 메모리에 기록된다. 기록 요청의 양이 동일하지만, 발생 확률은 전체 요청량과 관련된다. 따라서, 기록 요청의 발생 확률은 예측을 위한 데이터 요청양에 매우 종속된다. 후자는 그중에서도 필드 및 프레임 예측량, GOP(Group Of Pictures) 구조, B-화상내의 순방향, 역방향 및 양방향 예측된 매크로블록량 등에 의해 결정된다. 상기 매핑이 발생 확률에 따라 달라지는 것이 유리하다.
본 발명에 따른 방법의 한 실시예에서, 상기 데이터 소자는 이미지의 각각의 픽셀 값에 해당한다. 대부분의 비디오 처리 알고리즘은 다차원 어레이, 즉 데이터 블록 및 내장형 루프(nested loop)에 기초한다. 본 발명에 따른 상기 방법을 적용하는 것은 비디오 또는 정지-이미지 처리 알고리즘에서 유리하다. 그러한 경우, 데이터 블록의 소자는 픽셀 값과 관련된다. 픽셀 값은 휘도값 또는 컬러 성분 중 하나의 값을 나타낼 수 있다.
본 발명에 따른 방법의 한 실시예에서, 상기 제 1 그룹화 단계는 상기 디스플레이 모드가 비월주사(interlaced) 또는 순차 주사(progressive)인지에 기초한다. 상기 디스플레이 모드는 매핑을 한정하기 위해 관련되는 파라미터이다. 상기 그룹화를 한정하기 위해 디스플레이 모드를 고려하는 것이 유리하다.
본 발명에 따른 이미지 처리 장치를 설계하는 것이 유리하다. 상기 이미지 처리장치는 다음의 이미지 처리 유형 중 하나 이상을 지원할 수 있다:
- 비디오 압축, 즉 예를 들어 MPEG 표준에 따른 인코딩 또는 디코딩
- 역 비월주사: 비월주사는 홀수 또는 짝수 번호의 이미지 라인을 교대로 전송하기 위한 공통 비디오 방송 프로시저이다. 역 비월주사는 전체 수직 해상도를 복구하고자 시도한다. 즉, 홀수 및 짝수 라인이 각각의 이미지에서 동시에 이용가능하도록 만든다.
- 업-변환: 일련의 원래 입력 이미지로부터 더 많은 일련의 출력 이미지가 계산된다. 출력 이미지는 일시적으로 2개의 원래 입력 이미지 사이에 배치된다.
- 시간 노이즈 감소. 이것은 또한 공간적 처리를 수반할 수 있어서, 공간-시간 노이즈 감소를 초래한다.
상기 처리장치의 수정 및 그 변경은 전술한 방법의 수정 및 그 변경에 대응할 수 있다. 상기 처리장치는 추가적인 구성요소, 예를 들어 이미지를 나타내는 신호를 수신하기 위한 인터페이스 유닛, 처리된 이미지를 내보내기 위한 인터페이스 유닛, 또는 처리된 이미지를 디스플레이하기 위한 디스플레이 디바이스를 포함할 수 있다.
본 발명에 따른 상기 방법 및 상기 처리장치의 상기 및 다른 양상은 후술되는 실시예와 구현 및 첨부 도면으로부터 명확해질 것이고, 상기 실시예와 구현 및 첨부 도면을 참조하여 설명될 것이다.
모든 도면에서 대응하는 참조번호는 동일하거나 유사한 의미를 갖는다.
도 1a는 12개 데이터 소자(1 내지 12)의 메모리 디바이스(118)로의 저장을 개략적으로 나타낸다. 메모리 디바이스(118)는 데이터 유닛(120 내지 125,127)을 포함한다. 각각의 데이터 유닛은 데이터 소자(1 내지 12)의 복제의 저장을 위한 데이터 셀(126,128 내지 136)을 포함한다. 예를 들어, 데이터 유닛(120)은 3개의 데이터 셀(126,128,130)을 포함하고, 데이터 유닛(122)은 3개의 데이터 셀(132 내지 136)을 포함한다. 표 1에서, 메모리 디바이스(118)로 후속적으로 기록되는 트리플데이터 소자가 리스트되어 있다. 트리플의 식별번호, 즉 세트(102 내지 116) 역시 리스트되어 있다.
데이터 소자 세트 데이터 유닛
[1,2,3] 102 120
[4,5,6] 104 121
[7,8,9] 106 123
[10,11,12] 108 125
[1,5,9] 110 122
[2,6,10] 112 ...
[3,7,11] 114 ...
[4,8,12] 116 127
도 1b는 30개 픽셀{(0,0) 내지 (4,5)}의 메모리 디바이스(118)로의 저장을 개략적으로 나타낸다. 각각의 픽셀{(0,0) 내지 (4,5)}의 2개 복제가 메모리 디바이스(118)내에 저장된다. 먼저, 상기 픽셀들은 4x1 픽셀의 데이터 블록 배치로 그룹화된다. 상기 픽셀들의 복제는 상기 배치에 따라 저장된다. 그 다음, 픽셀들은 2x2 픽셀의 데이터 블록 배치로 그룹화된 다음, 상기 배치에 따라서 픽셀의 복제가 저장된다. 표 2에서, 후속적으로 기록되는 일부 픽셀 세트가 리스트되어 있다. 데이터 유닛(120 내지 124,138,140)의 식별번호 또한 리스트되어 있다.
픽셀 데이터 유닛
(0,0),(0,1),(0,2),(0,3) 120
(0,4),(0,5),(1,0),(1,1) 122
(1,2),(1,3),(1,4),(1,5) 124
... ...
(0,0),(0,1),(1,0),(1,1) 138
(0,2),(0,3),(1,2),(1,3)
(0,4),(0,5),(1,4),(1,5) 140
... ...
도 2a는 64x1 픽셀의 메모리 디바이스 데이터 유닛으로의 매핑을 개략적으로 나타내고, 도 2b는 16x4 픽셀의 메모리 디바이스 데이터 유닛으로의 매핑을 개략적으로 나타낸다. 하나의 픽셀이 1바이트에 해당하는 것으로 가정한다. 메모리 디바이스(201)는 64개 데이터 유닛을 포함한다. 각각의 데이터 유닛은 64바이트를 포함할 수 있다. 메모리 디바이스의 논리적 크기는, 각각 128개 픽셀을 갖는 32개 비디오 라인으로부터의 픽셀을 유지할 수 있도록 결정된다. 메모리 디바이스는 4개 뱅크를 포함한다. 다양한 뱅크에 해당하는 데이터 유닛은 참조번호(202 내지 208)로 표시된다. 픽셀의 매핑을 위해서, 여러 옵션들이 인식될 수 있다. 가장 직접적인 방식은, 도 2a에 도시된 바와 같이 비디오 라인의 64개 연속 픽셀들을 하나의 데이터 유닛으로 매핑하는 것이다. 도 2a는 64개 픽셀의 각각의 연속적인 행이 수평 및 수직 방향 양쪽에서 뱅크내에 인터리빙되는 방법을 나타낸다. 인터리빙 매핑으로 인해, 만일 픽셀 데이터가 순차적으로 판독 또는 기록되는 경우에 메모리에 대한 액세스는 연속적으로 4개 뱅크를 정확하게 어드레스 지정한다. 그러나, 16x16개 픽셀의 데이터 블록이 메모리 디바이스로부터 요청되는 경우에, 전송되는 데이터양은 훨씬 더 많아진다. 만일 데이터 블록이 하나의 데이터 유닛내에서 수평 배치된다면, 64x16개 픽셀이 전송된다. 만일 데이터 블록이 수평 방향에서 2개의 데이터 유닛에 겹친다면, 전송된 데이터양은 128x16개 픽셀이 된다. 도 2b에 도시된 바와 같이 매핑 전략이 선택되는 경우에, 오버헤드가 줄어든다. 그러나, 128x1의 데이터 블록이 요청되는 경우에, 도 2a는 더 우수한 매핑 전략을 제공한다.
도 3은 메모리 어드레스 변환 유닛(300) 및 상기 메모리 어드레스 변환 유닛(300)이 연결되는 주요 구성요소를 개략적으로 나타낸다. 프로세서(316)는 메모리 액세스를 요청한다. 데이터 소자의 복제는 메모리 디바이스(118)내에 저장된다. 프로세서(316)에 의한 각각의 메모리 액세스 요청은 프로세서(316)로부터 메모리 디바이스(118)로의 데이터 전송(324) 또는 그 반대의 데이터 전송을 초래한다. 각각의 기록 요청에서, 프로세서(316)는 이러한 요청에 대해 기록되어야 하는, 각각의 데이터 블록(326)의 각각의 데이터 소자(328)의 논리 어드레스(320)를 메모리 어드레스 변환 유닛(300)에 제공한다. 메모리 어드레스 변환 유닛(300)은 다수의 복제가 기록되어야 하는지 여부에 따라서 이러한 논리 어드레스(320)를 물리 어드레스(322 또는 323)로 변환한다. 모든 경우에 다수의 복제가 메모리 디바이스(118)로 기록될 것은 아니라는 점에 유의한다. 이 때문에, 기록 이후에 단 하나의 판독 요청이 이어질 수 있다. 메모리 어드레스 변환 유닛(300)은 물리 어드레스를 메모리 디바이스(118)에 제공한다. 메모리 디바이스(118)는 다수의 데이터 유닛(330,331)을 포함한다. 각각의 데이터 유닛(330,331)은 다수의 데이터 셀(332,333)을 포함한다. 메모리 디바이스(118)는 4개 뱅크(340 내지 346)를 포함한다.
메모리 어드레스 변환 유닛(300)은 다음의 구성요소를 포함한다:
- 메모리 전송 오버헤드 계산기(306). 메모리 전송 오버헤드 계산기는 제어 파라미터 세트에 대한 메모리 전송 오버헤드를 계산하도록 설계된다. 제 1 제어 파라미터 그룹은 저장 또는 검색되는 데이터 블록의 특성과 관련된다. 데이터 블록의 특성은 예를 들어 수직 크기와 수평 크기 및 특정 크기를 갖는 데이터 블록이 액세스될 확률이다. 다른 양상은, 각각의 데이터 블록의 각각의 제 1 데이터 소자의 물리 어드레스의 확률 분포이다. 상기 정보 이외에도, 메모리 디바이스(118)의 특성,예를 들어 메모리 버스의 너비 및 뱅크(340 내지 346)의 수가 알려져야 한다. 메모리 뱅크로의 조직화, 즉 다양한 뱅크(340 내지 346)에 걸쳐서 데이터 블록을 분산시키는 전략이 메모리 대역폭 효율면에서 중요한 요소이다. 이러한 전략은 메모리 전송 오버헤드 계산기에 제공되어야 한다.
- 최소 비용 설정기(308). 최소 비용 설정기는 다양한 제어 파라미터 세트를 메모리 전송 오버헤드 계산기(306)에 제공한다. 최소 비용 설정기는 어떤 제어 파라미터 세트가 가능한 가장 낮은 메모리 전송 오버헤드를 초래하는지를 결정하도록 배치된다. 최소 비용 설정기로부터의 출력은 최적의 윈도우 크기(들)를 포함한다. 이러한 최소 비용 설정기(308)는 대리인 관리 번호 PHNL010057인 특허출원에서 설명된 유닛에 따라 설계될 수 있다.
- 매핑 발생기(310). 매핑 발생기(310)는 데이터 블록(326)의 데이터 소자(328)의 논리 어드레스(320)를 데이터 유닛(330,331)의 데이터 셀(332,333)의 물리 어드레스(322,323)로 변환하기 위한 매핑을 생성하도록 배치된다. 이러한 매핑을 생성하기 위해서, 매핑 발생기(310)는 최소 비용 설정기(308)에 의해 계산되는 정보를 필요로 한다. 매핑 발생기로부터의 출력은 룩업 테이블(334)이다. 이러한 룩업 테이블(334)은 매핑을 설명한다.
- 어드레스 발생기(312). 어드레스 발생기(312)는 각각의 논리 어드레스의 예시(320)에 대해 물리 어드레스(들)(322,323)를 결정한다. 상기 발생기는 룩업 테이블(334)을 이용한다.
- 메모리 명령 발생기(314). 메모리 디바이스(118), 예를 들어 SDRAM내의 데이터 유닛(330,331)을 액세스하기 위해서, 먼저 어드레스 지정된 행을 뱅크의 페이지로 복제하기 위해 또한 행 어드레스 스트로브(RAS: Row Address Strobe)라고 불리는 행-활성화 명령이 뱅크(340 내지 346)에 대해 송출되어야 한다. 일부 지연 이후에, 상기 행내의 요구되는 데이터 유닛을 액세스하기 위해서 동일한 뱅크에 대해 또한 열 어드레스 스트로브(CAS: Column Address Strobe)라고 불리는 판독 또는 기록 명령이 송출될 수 있다. 상기 행내의 모든 요구되는 데이터 유닛이 액세스되는 경우에, 대응하는 뱅크가 미리 채워질(pre-charged) 수 있다. 모든 이러한 명령의 타이밍이 중요하다. 메모리 명령 발생기는 명령 사이에서 우측 차순으로 우측 지연을 가지고 각각의 데이터 액세스를 위한 이러한 명령을 형성한다.
도 4는 본 발명에 따른 이미지 처리 장치(400)의 가장 중요한 요소를 나타낸다. 이미지 처리장치(400)는 압축, 압축해제, 화질개선(enhanced) 또는 필터링될 이미지를 나타내는 데이터를 처리하기 위한 프로세서(416)를 구비한다. 이러한 데이터는 안테나 또는 케이블을 통해 방송 및 수신될 수 있지만, 또한 VCR(비디오 카세트 레코더) 또는 DVD(디지털 범용 디스크)와 같은 저장 디바이스로부터의 데이터일 수도 있다. 데이터를 받아들이기 위한 인터페이스 유닛(410)은 커넥터(414)를 구비한다. 데이터를 인입하기 위한 인터페이스 유닛은 이미지 처리장치(400) 내부에서의 데이터 전송을 위해 버스(412)에 연결된다. 상기 데이터는 케이블을 통해 전송될 수 있지만, 또한 VCR 또는 CD-레코더(컴팩트 디스크 레코더)와 같은 디바이스에 의해 저장될 수도 있다. 데이터를 내보내기 위한 인터페이스 유닛(418)은 커넥터(416)를 구비한다. 데이터를 내보내기 위한 인터페이스 유닛은 이미지 처리장치(400) 내부에서의 데이터 전송을 위해 버스(412)에 연결된다. 상기 데이터는 또한 이미지 캡처 유닛(420)에 의해 이미지 처리장치(400)에 의해 생성될 수 있다. 상기 데이터는 또한 이미지 디스플레이 유닛(422)에 의해 이미지 처리장치(400)에 의해 영상화될 수 있다. 상기 데이터는 메모리 디바이스(118)내에 저장될 수 있다. 메모리 디바이스(118)내에 저장되거나 또는 상기 메모리 디바이스로부터 개별적으로 검색될 데이터에 대한 액세스는 메모리 어드레스 변환 유닛(300)에 의해 처리된다. 데이터를 수신하기 위한 인터페이스 유닛(410), 데이터를 내보내기 위한 인터페이스 유닛(418), 및 프로세서(416)는 데이터를 액세스하기 위해 메모리 어드레스 변환 유닛(300)과 통신한다.
도 5는 MPEG 디코딩을 수행하도록 설계되는 처리장치(500)를 개략적으로 나타낸다. 처리장치(500)의 입력 커넥터에서, 비트스트림이 제공된다. 처리장치(500)는 출력 커넥터(504)에서 일련의 이미지를 제공한다. MPEG 디코더는 가변길이 디코딩 유닛(506), 런-렝쓰 디코딩 유닛(508), 지그재그 스캔 유닛(510), 역 양자화 유닛(512), 역 DCT 유닛(514), 및 움직임 보상 유닛(516)을 포함한다. 상기 처리장치(500)는 비디오 출력 유닛(520) 및 메모리 디바이스(118)를 더 포함한다. 본 발명의 방법이 이러한 처리장치에서 적용될 수 있는 방법이 설명될 것이다.
MPEG 디코딩을 위해서, 저장된 데이터 소자에 대한 블록 기반 및 라인 기반 액세스 모두 요구된다:
- 520: 매크로블록의 예측을 위해서 메모리 디바이스(118)로부터 데이터 소자를 판독하기 위해 메모리 액세스가 요구된다. 비월주사 및 순차 주사 데이터 블록 모두 판독된다. Vi는 요청된 비월주사 데이터 블록 세트이고, Vp는 요청된 순차 주사 데이터 블록 세트라고 하자. 이러한 세트들은 예측을 위해 가능한한 요구될 수 있는 다음의 데이터 블록으로 구성된다. Vi={(16x16),(17x16),(16x17),(17x17),(16x8),(18x8),(16x9),(18x9),(17x8),(17x9),(16x4),(18x4),(16x5),(18x5)}이고, Vp={(16x16),(17x16),(16x17),(17x17),(16x8), (18x8),(16x9),(18x9)}이다. 이러한 요청된 데이터 블록이 움직임 보상되기 때문에, 상기 블록들은 화상내의 임의의 위치에 배치될 수 있고, 따라서 데이터 유닛과 반드시 정렬될 필요는 없다: 즉, 상당한 전송 오버헤드가 생성된다.
- 524: 재구성된 매크로블록이 메모리 디바이스(118)내에 기록된다. 재구성 이후에, 비월주사 또는 순차 주사 매크로블록은 다시 메모리로 기록된다. 이러한 데이터 블록은 (16x16) 크기를 갖고 16x16 그리드상에 정렬되는데, 이는 매크로블록이 순차 처리되어, 화상을 좌측에서 우측으로, 그리고 상단에서 하단으로 스캐닝하기 때문이다.
- 522: 데이터가 디스플레이를 위해 메모리 디바이스(118)로부터 판독된다. 재구성된 비디오를 디스플레이하기 위해서, 비월주사 또는 순차 주사 데이터가 메모리로부터 라인 단위로 판독된다. 메모리내에 기록되는 재구성된 비디오 데이터는 디스플레이를 위해 판독되지만, 또한 예측을 위한 기준 데이터로서 사용된다. 따라서, 블록 기반 데이터 요청 및 라인 기반 요청을 위해 메모리내의 동일한 데이터가 사용된다.
예측을 위한 블록 기반 판독 및 디스플레이를 위한 라인 기반 판독은 버스 사용의 최적화에 있어서 모순된다는 것을 주의하자. 따라서, 한번은 예측(520)을 위해 그리고 한번은 디스플레이(522)를 위해, 재구성된 매크로블록을 메모리 디바이스(118)에 2회 기록하는 것이 제안된다. 데이터 소자의 그룹화는 판독하는 동안 발생되는 그 각각의 전송 오버헤드를 감소시키기 위해 각각의 기록 스트림에 대해 개별적으로 최적화된다. 재구성된 데이터의 2중 기록이 추가적인 데이터 전송을 발생시키지만, 전체 전송 오버헤드가 상당히 감소되어, 전송 대역폭의 순 이득(net gain)을 초래한다. 따라서 예측을 위해, 재구성된 매크로블록은 16x4 크기를 갖는 데이터 블록으로서 저장된다. 디스플레이를 위해, 매크로블록은 64x1 크기를 갖는 데이터 블록으로서 저장된다. 대부분의 상업적으로 이용가능한 MPEG 인코더는 더 높은 성능, 즉 압축률에 화질을 곱한 값을 실현하기 위해 B 화상을 이용한다. 예를 들어, 비트스트림은 I B P B P B P B I B의 시퀀스 구조를 가질 수 있다. 이러한 시퀀스에서, 데이터의 절반만이 예측을 위한 기준 데이터로서 저장되어야 한다(I 및 P 화상만). 따라서, 전체 요청/전송율이 감소된다.
본 발명이 디코딩된 데이터를 메모리 디바이스로 2회 기록하는 것을 제안했지만, 요구되는 메모리 크기가 비례적으로 증가될 필요는 있다. 디코딩된 데이터가 1회만 저장되는 종래의 디코더에서, 3개 프레임보다 조금 더 많은 프레임 메모리가 사용된다. 제안된 디코더 구현에서, 출력 데이터의 절반이 2회 기록되지만, 3개 대신 4개 프레임 메모리가 필요하다. 따라서, 50% 이상의 데이터가 기록되는 반면, 단 33% 이상의 메모리가 필요하다. 기본적으로, 이것은 종래의 디코더에서의 3개프레임 메모리의 비효율적인 사용에 의해 발생된다.
전술한 실시예가 본 발명을 제한하기 보다는 예시하는 것이고, 당업자는 첨부된 청구의 범위의 범주에서 벗어나지 않고서 대안적인 실시예를 설계할 수 있을 것이라는 점에 유의해야 한다. 청구의 범위에서, 괄호 사이에 놓인 임의의 참조부호가 청구항을 제한하는 것으로 간주되어서는 안된다. 용어 '포함하는'은 청구항내에 리스트된 요소 또는 단계 이외의 요소 또는 단계의 존재를 배제하지 않는다. 요소 앞의 단수는 복수의 그러한 요소의 존재를 배제하지 않는다. 본 발명은 여러 개별 요소를 포함하는 하드웨어 및 적절한 프로그래밍된 컴퓨터에 의해 구현될 수 있다. 여러 수단을 열거하는 단위 청구항에서, 여러 이러한 수단들은 하드웨어의 하나의 동일한 아이템에 의해 실시될 수 있다.
전술한 바와 같이, 본 발명은 버스트 액세스 능력을 갖는 메모리 디바이스를 적용함으로써 데이터 소자를 저장하는 방법 및 버스트 액세스 능력을 갖는 처리장치에서 이용가능하다.

Claims (14)

  1. 버스트 액세스 능력을 갖는 메모리 디바이스(118)를 적용함으로써 데이터 소자(1 내지 12)를 저장하는 방법으로서,
    - 상기 데이터 소자(1 내지 12)를 제 1의 데이터 소자(1 내지 12) 배치 세트(102 내지 108)로 그룹화하는 제 1 그룹화 단계; 및
    - 각각의 상기 데이터 소자(1 내지 12)의 제 1 복제를 상기 메모리 디바이스(118)의 데이터 유닛(120)에 기록하는 제 1 기록 단계로서, 상기 제 1 배치 세트의 첫 번째 세트(102)에 속하는 해당 데이터 소자(1,2,3)의 제 1 복제는 상기 데이터 유닛(120)의 제 1 데이터 유닛(120)에 기록되는, 제 1 기록 단계를 포함하는, 데이터 소자의 저장 방법에 있어서,
    - 상기 데이터 소자(1 내지 12)를 제 2의 데이터 소자(1 내지 12) 배치 세트(110 내지 116)로 그룹화하는 제 2 그룹화 단계; 및
    - 각각의 상기 데이터 소자(1 내지 12)의 제 2 복제를 상기 메모리 디바이스(118)의 추가 데이터 유닛(122)에 기록하는 제 2 기록 단계로서, 상기 제 2 배치 세트의 첫 번째 세트(110)에 속하는 해당 데이터 소자(1,5,9)의 제 2 복제는 상기 추가 데이터 유닛(122)의 제 2 데이터 유닛(122)에 기록되는, 제 2 기록 단계를 더 포함하는 것을 특징으로 하는, 데이터 소자의 저장 방법.
  2. 제 1항에 있어서, 상기 제 1 그룹화 단계는 상기 제 1 복제의 후속 판독에기초하는 것을 특징으로 하는, 데이터 소자의 저장 방법.
  3. 제 1항에 있어서, 상기 메모리 디바이스(118)는 동기 동적 RAM(SDRAM)인 것을 특징으로 하는, 데이터 소자의 저장 방법.
  4. 제 1항에 있어서, 상기 제 1 배치 세트의 상기 제 1 세트(102)는 데이터 소자의 데이터 블록(326)에 대응하는 것을 특징으로 하는, 데이터 소자의 저장 방법.
  5. 제 4항에 있어서, 상기 제 1 그룹화 단계는 상기 데이터 소자의 데이터 블록(326)의 크기에 기초하는 것을 특징으로 하는, 데이터 소자의 저장 방법.
  6. 제 4항에 있어서, 상기 제 1 그룹화 단계는 상기 제 1 배치 세트의 상기 제 1 세트(102)에 속하는 상기 데이터 소자(1,2,3)의 제 1 복제의 판독 액세스 횟수에 기초하는 것을 특징으로 하는, 데이터 소자의 저장 방법.
  7. 제 4항에 있어서, 상기 데이터 소자는 이미지의 각각의 픽셀 값에 대응하는 것을 특징으로 하는, 데이터 소자의 저장 방법.
  8. 제 6항에 있어서, 상기 제 1 그룹화 단계는 상기 디스플레이 모드가 비월주사(interlaced) 또는 순차 주사(progressive)인지에 기초하는 것을 특징으로 하는,데이터 소자의 저장 방법.
  9. 데이터 소자(1 내지 12)를 처리하기 위한 프로세서(316) 및 버스트 액세스 능력을 갖고 상기 데이터 소자(1 내지 12)의 저장을 위한 메모리 디바이스(118)를 포함하는 처리장치(300,400,500)에 있어서, 상기 처리장치(300,400,500)는,
    - 상기 데이터 소자(1 내지 12)를 제 1의 데이터 소자(1 내지 12) 배치 세트(102 내지 108)로 그룹화하는 제 1 그룹화 단계; 및
    - 각각의 상기 데이터 소자(1 내지 12)의 제 1 복제를 상기 메모리 디바이스(118)의 데이터 유닛(120)에 기록하는 제 1 기록 단계로서, 상기 제 1 배치 세트의 첫 번째 세트(102)에 속하는 해당 데이터 소자(1,2,3)의 제 1 복제는 상기 데이터 유닛(120)의 제 1 데이터 유닛(120)에 기록되는, 제 1 기록 단계를 포함하는 방법을 수행함으로써 상기 데이터 소자(1 내지 12)를 저장하도록 배치되는, 처리 장치로서,
    상기 방법은,
    - 상기 데이터 소자(1 내지 12)를 제 2의 데이터 소자(1 내지 12) 배치 세트(110 내지 116)로 그룹화하는 제 2 그룹화 단계; 및
    - 각각의 상기 데이터 소자(1 내지 12)의 제 2 복제를 상기 메모리 디바이스(118)의 추가 데이터 유닛(122)에 기록하는 제 2 기록 단계로서, 상기 제 2 배치 세트의 첫 번째 세트(110)에 속하는 해당 데이터 소자(1,5,9)의 제 2 복제는 상기 추가 데이터 유닛(122)의 제 2 데이터 유닛(122)에 기록되는, 제 2 기록단계를 더 포함하는 것을 특징으로 하는, 처리장치.
  10. 제 9항에 있어서, 상기 처리장치(300,400,500)는 이미지를 처리하도록 설계되는 것을 특징으로 하는, 처리장치.
  11. 제 10항에 있어서, 상기 처리장치(400,500)는 비디오 압축을 수행하도록 설계되는 것을 특징으로 하는, 처리장치.
  12. 제 10항에 있어서, 상기 처리장치(300,400)는 상기 이미지내의 노이즈를 감소시키도록 설계되는 것을 특징으로 하는, 처리장치.
  13. 제 10항에 있어서, 상기 처리장치(300,400)는 상기 이미지를 역 비월주사(de-interlace)하도록 설계되는 것을 특징으로 하는, 처리장치.
  14. 제 10항에 있어서, 상기 처리장치(300,400)는 업-변환(up-conversion)을 수행하도록 설계되는 것을 특징으로 하는, 처리장치.
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