KR20040083373A - 매립 부동 게이트, 포인트 부동 게이트 및 포인트 채널영역을 구비한 부동 게이트 메모리 셀의 반도체 메모리어레이 - Google Patents
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Abstract
부동 게이트 메모리 셀 어레이에 있어서, 트렌치는 반도체 기판의 표면 안에 형성된다. 소스 및 드레인 영역은 각각 중간에 비-선형 채널 영역을 가지며, 기판 표면을 따라 트렌치 아래에 형성된다. 상기 부동 게이트는 상기 트렌치에 배열된 하부와 상기 기판 표면 위에 배열된 상부를 가지며, 상기 기판 표면과 평행하게 연장하는 수평 돌출부를 갖는다. 상기 수평 돌출부는 희생층의 노출 단부 안에 캐비티를 에칭하고, 폴리실리콘으로 그것을 충전시킴으로써 형성된다. 상기 제어 게이트는 수평 돌출부에 대해 형성되고, 그로부터 절연된다. 상기 트렌치 측벽은 상기 수평 돌출부와 반대 방향으로 상기 부동 게이트를 향하는 예리한 엣지를 형성하도록 예각으로 상기 기판 표면과 만난다.
Description
본 발명은 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자체-정렬 방법에 관한 것이다. 본 발명은 또한 상술된 타입의 부동 메모리 셀들의 반도체 메모리 어레이에 관한 것이다.
전하를 저장하기 위해 부동 게이트를 사용하는 비휘발성 반도체 메모리 셀들 및 반도체 기판에 형성된 비휘발성 메모리 셀들의 메모리 어레이에 대한 기술에 대하여는 널리 공지되어 있다. 대표적으로, 그와 같은 부동 게이트 메모리 셀들은 분할 게이트 타입 또는 적층 게이트 타입으로 형성되었다.
반도체 부동 게이트 메모리 셀 어레이들의 제조성에 직면하는 문제점들 중 하나는 소스, 드레인, 제어 게이트, 및 부동 게이트와 같은 다양한 요소들의 정령에 있다. 반도체 처리 집적화의 설계 기준이 감소됨에 따라, 최소 리소그래픽 형상은 축소되고, 정확한 정렬에 대한 필요성이 더욱 극단적으로 된다. 다양한 부품의 정렬은 또한 반도체 제품의 제조량을 결정한다.
자체-정렬은 널리 공지된 기술에 속한다. 자체-정렬은 형상이 그 처리 단계에서 서로에 대해 자동적으로 정렬되도록 하나 이상의 재료를 포함하는 하나 이상의 처리 단계의 작용과 관련된다. 따라서, 본 발명은 부동 게이트 메모리 셀 타입의 반도체 메모리 어레이의 제조를 성취하기 위한 자체-정렬 기술을 사용한다.
단일 웨이퍼상에 메모리 셀들의 수를 최소화하기 위해 상기 메모리 셀 어레이들의 크기를 수축시킬 필요가 있다. 단일 소스 영역을 공유하는 각각의 쌍과, 공통의 드레인 영역을 공유하는 셀들이 인접쌍을 구비하는, 쌍으로 메모리 셀들을 형성하는 공정은 메모리 셀 어레이의 크기를 감소시킨다. 그러나, 상기 어레이의 큰 영역은 대표적으로는 드레인 영역에 대한 비트-라인(bit-line) 연결을 위해 보존된다. 상기 비트-라인 영역은 메모리 셀 쌍들 사이의 접촉 개구부들에 의해 점유되며, 워드-라인(word-line) 간격에 대한 접촉은 리소그패피 발생, 접촉 정렬 및 접촉 집적에 크게 의존한다. 또한, 중요한 간격은 워드-라인 트랜지스터를 위해 보존되며, 그의 크기는 리소그래피 발생 및 접합 비례 축소(junction scaling)에 의해 설정된다.
전통적으로, 부동 게이트들은 폴러-노드하임 터널링(Fowler-Nordheim tunneling)을 강화하기 위해 제어 게이트에 마주하는 예리한 엣지로 구성되며, 소거 작업이 진행되는 동안 부동 게이트로부터 이탈하는 전자들을 이동시키기 위해 사용된다. 상기 예리한 엣지는 대표적으로는 불균일한 방식으로 부동 게이트 폴리의 상부면을 산화하거나 또는 부분적으로 에칭함으로써 형성된다. 산화 처리를 강화하기 위하여, 상기 부동 게이트 폴리는 큰 입자들의 형성을 피하도록 일반적으로 가볍게 도핑된다. 그러나, 부동 게이트의 치수가 작게 되면, 상기 (산화 처리의 열적 순환으로 인해 확대되는) 폴리실리콘의 입자들은 부동 게이트의 전체 크기와 비교하여 크기가 커진다. 상기 부동 게이트의 크기와 관련하여 확대된 입자 크기로 인해 상기 예리한 엣지는 뷸균일하게 형성되며, 상기 부동 게이트의 작동과 기능을 손상시키게 된다.
또한, 메모리 셀 어레이의 프로그래밍 효율을 증가시킬 필요가 있게 된다. 도 1은 널리 공지된 분할-게이트 비활성 메모리 셀 설계에 대해 도시하고 있으며, 부동 게이트(1) 및 절연 물질(3)에 의해 서로 절연되고 기판(4) 위에 형성되는 제어 게이트(2)를 포함한다. 소스 영역(5) 및 드레인 영역(6)이 기판(4)에형성되며, 그들 사이에 채널 영역을 갖는다. 종래의 프로그래밍 체계에 있어서, 상기 채널 영역에 있는 전자들은 드레인(6)으로부터 부동 게이트(1)와 평행한 통로에 있는 소스(5)로 유동하며, 여기서, 비교적 작은 수의 가열된 전자들은 상기 부동 게이트(1) 상으로 주입된다. 추산된 프로그램 효율(전체 전자 수와 비교한 주입된 전자 수)은 약 1/1000으로 추산된다.
또한, 메모리 셀 어레이의 소거된 효율과 실현성을 증가시킬 필요가 있다. 도 1에 도시된 메모리 셀을 소거하기 위하여, 상기 제어 게이트(2)의 전위는, 상기 부동 게이트(1)상의 전자들이 상기 부동 게이트(1)의 예리한 팁(7)으로부터 절연 물질(3)을 통해, 폴러-노드하임 터널링을 경유한 제어 게이트(2)상에 터널을 형성한다. 그러나, 상기 부동 게이트 팁(7)과 인접 제어 게이트 표면(9) 사이의 전계 라인(8)은 불균형을 이루며, 상기 제어 게이트 표면(9) 근방의 것과 비교하여 부동 게이트 팁(7) 근방의 전계 라인 농도가 더욱 강해진다. 과도한 전계로부터의 결함 및 산화물 감성은 상기 전계 라인 농도가 가장 큰 절연 물질(13)에 발생하는 경향을 갖는다. 따라서, 상기 부동 게이트 팁(7) 근방의 불균형 전계 라인 농도는 상기 메모리 셀들을 소거할 수 있는 최대 전압을 제한하며, 또한, 상기 메모리 셀 크기의 비례 축소의 가능성(scalability)을 제한한다.
강화된 프로그래밍과 소거 효율 및 메모리 셀 실현성을 제공하면서, 셀 크기를 현격하게 감소시킬 수 있는 비휘발성 부동 게이트 타입 메모리 셀 어레이에 대한 필요성이 대두된다.
본 발명은 감소된 크기 및 새로운 구조를 갖는 자기 정렬된 메모리 셀 형성 방법 및 그로부터 형성된 메모리 셀 어레이를 제공함으로써 상술된 문제점들을 해결한다.
본 발명은, 제 1 도전율 타입 및 표면을 갖는 반도체 재료로 제조된 기판과, 상기 기판 표면 안에 형성된 트렌치와, 상기 기판에 형성되고 제 2 도전율 타입을 가지며, 중간에서 기판에 형성된 채널 영역을 갖는 제 1 및 제 2 공간-이격 영역과, 하부 및 상부를 갖는 도전성 부동 게이트, 및 채널 영역의 제 2 부위 위에 배열되고 그로부터 절연되며, 또한 부동 게이트 수평 돌출부에 인접하여 수평으로 배열되고 그로부터 절연되는 도전성 제어 게이트를 포함하는, 전기적으로 프로그래밍 및 소거 가능한 메모리 장치에 관한 것이며, 여기서, 상기 제 1 영역은 트렌치 아래에 형성되며, 상기 채널 영역은 대체로 상기 트렌치의 측벽을 따라 연장하는 제 1 부위와 대체로 상기 기판 표면을 따라 연장하는 제 2 부위를 포함하며, 상기 하부는 상기 채널 영역의 제 1 부위에 인접하고 그로부터 절연된 트렌치에 배열되며, 상기 상부는 상기 기판 표면 위로 연장하며 상기 기판 표면과 대체로 평행한 방향으로 연장하는 수평 돌출부를 포함한다.
본 발명의 다른 형태에 있어서, 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이는, 제 1 도전율 타입 및 표면을 갖는 반도체 재료로 제조된 기판과, 서로에 대해 대체로 평행하며 제 1 방향으로 연장하는 상기 기판상에 형성되고 인접 분리 영역 쌍들 사이에 활성 영역을 갖는 공간-이격 분리 영역들, 및 복수의메모리 셀을 포함하는 활성 영역들을 포함한다. 상기 각각의 메모리 셀들은 기판 표면 안에 형성된 트렌치와, 상기 기판에 형성되고 제 2 전도율 타입을 가지며 또한 중간에서 기판에 형성된 채널 영역을 갖는 제 1 및 제 2 공간-이격 영역과, 하부 및 상부를 갖는 도전성 부동 게이트, 및 채널 영역의 제 2 부위 위에 배열되고 그로부터 절연되며, 또한 부동 게이트 수평 돌출부에 인접하여 수평으로 배열되고 그로부터 절연되는 도전성 제어 게이트를 포함하며, 여기서, 상기 제 1 영역은 트렌치 아래에 형성되며, 상기 채널 영역은 대체로 상기 트렌치의 측벽을 따라 연장하는 제 1 부위와 대체로 상기 기판 표면을 따라 연장하는 제 2 부위를 포함하며, 상기 하부는 상기 채널 영역의 제 1 부위에 인접하고 그로부터 절연된 트렌치에 배열되며, 상기 상부는 상기 기판 표면 위로 연장하며 상기 기판 표면과 대체로 평행한 방향으로 연장하는 수평 돌출부를 포함한다.
본 발명의 다른 목적들 및 특징들은 상세한 설명, 청구범위 및 첨부된 도면들을 참고하여 더욱 명백하게 설명된다.
도 1은 종래의 비휘발성 메모리 셀의 횡단면도.
도 2a는 분리 영역을 형성하기 위한 본 발명의 제 1 단계 및 방법에 사용되는 반도체 기판의 평면도.
도 2b는 도 2a의 구조체에 있어서 본 발명의 초기 처리 단계를 도시하는 라인 2B-2B를 따라 절취한 횡단면도.
도 2c는 분리 영역이 한정되는, 도 2b의 구조체를 처리하는데 있어서 다음 단계를 도시하는 구조체의 평면도.
도 2d는 도 2c의 구조체에 있어서 상기 구조체에 형성된 분리 트렌치를 도시하는 라인 2D-2D을 따라 절취한 횡단면도.
도 2e는 상기 분리 트렌치에 재료의 분리 블록을 형성하는 것을 나타내는 도 2d에 도시한 구조체의 횡단면도.
도 2f는 상기 분리 영역의 최종 구조체를 나타내는 도 2e의 구조체에 대한횡단면도.
도 3a-3n은, 본 발명의 부동 게이트 메모리 셀들의 비휘발성 메모리 어레이 형성에 있어서 상기 반도체 구조체에 대한 일련의 처리 단계를 도시하는, 도 2f의 반도체 구조체의 라인 3A-3A를 따라 절취한 횡단면도.
도 4는 본 발명의 메모리 셀 어레이의 평면도.
도 5a는 부동 게이트의 상부면을 설명하는 부분 횡단면도.
도 5b는 시간 폴리실리콘 에칭 처리로부터 초래된 부동 게이트 상부면의 가능한 여러 형상들을 설명하는 부분 횡단면도.
*도면의 주요 부분에 대한 부호의 설명*
10: 기판 12: 산화물층
14; 질화물층 20: 트렌치
22: 활성 영역 24: 분리 영역
26: 산화물 블록 38: 기판 엣지
40: 캐비티
본 발명의 방법에 대하여는 (본 발명의 메모리 셀 어레이를 제조하기 위한 처리 단계를 나타내는) 도 1a 내지 도 1f와 도 2a 내지 도 2q, 및 {반도체 구조체의 주변 영역(들)을 제조하기 위한 처리 단계를 나타내는} 도 3a 내지 3q에에 도시되어 있다. 상기 방법은 적합하게는 P 타입의 공지된 방법에 따른 반도체 기판(10)으로부터 시작된다. 이하에 설명되는 층들의 두께는 설계 기준 및 처리기술 발생에 기초한다. 이하에 설명된 것은 0.10 미크론 처리에 관한 것이다. 그러나, 당업자라면 본 발명이 어떠한 특정 처리 기술 발생에 한정되지 않으며, 또한 이하에 설명된 어떠한 특정 처리 매개변수들에 한정되지도 않는다는 사실을 이해할 수 있을 것이다.
분리 영역 형성
도 1a 내지 도 1f는 기판상에 분리 영역을 형성하는 널리 공지된 STI 방법을 설명한다. 도 1a는 적합하게는 P 타입의 공지된 방법에 따른 반도체 기판(10; 또는 반도체 웰)의 평면도를 도시하고 있다. 제 1 및 제 2 재료층(12, 14)은 상기 기판상에 형성(예를 들면, 성장 또는 적층)된다. 예를 들어, 제 1층(12)은 이산화규소(이하, "산화물"이라 함)로 될 수 있으며, 산화 또는 산화물 적층과 같은 어떠한 공지된 기술(예를 들면, 약 85Å 두께를 갖는 화학적 증기 증착법 또는 CVD)에 의해 상기 기판(10)상에 형성된다. 제 2층(14)은 질화규소(이하, "질화물"이라 함)로 될 수 있으며, 적합하게는 (약 1400Å 두께를 갖는) CVD에 의해 산화물층(12) 위에 형성된다. 도 2b는 결과에 따른 구조체의 단면을 도시한다.
일단 제 1 및 제 2 층(12,14)이 형성되면, 적합한 포토레지스트 재료(16)가 질화물층(14)상에 제공되며, Y 또는 열방향으로 연장하는 특정 영역(스트립 18)으로부터 상기 포토레지스트 재료를 선택적으로 제거하도록 마스킹 단계가 형성되며, 이에 대하여는 도 2c에 도시되어 있다. 상기 포토레지스트 재료(16)가 제거되는 장소에서, 노출된 질화물층(14) 및 산화물층(12)은 구조체의 트렌치들(20)을 형성하기 위해 표준 에칭 기술(예를 들면, 이방성 질화물 및 산화물 에칭 방법)을 사용하여 스트립들(18)에서 에칭에 의해 제거된다. 인접한 스트립들(18) 간의 거리(W)는 사용된 방법의 최소 리소그래픽 형상만큼 작아질 수 있다. 다음에, 실리콘 에칭 방법은 도 2d에 도시된 바와 같이 실리콘 기판(10) 안으로 트렌치들(20)을 (예를 들면, 약 0.3㎛의 깊이로) 하향 연장시키기 위해 사용된다. 상기 포토레지스트(16)가 제거되지 않는 곳에서, 상기 질화물층(14)과 산화물층(12)은 지속된다. 다음에, 그 결과에 따른, 도 2d에 도시된 구조체는 절연 영역(24)과 교착되는 활성 영역(22)을 한정한다.
상기 구조체는 상기 잔류 포토레지스트(16)를 제거하기 위해 추가로 처리된다. 다음에, 이산화규소와 같은 분리 재료가 두꺼운 산화물층을 적층함으로써 트렌치들(20)에 형성되며, 트렌치들(20)에 있는 산화물 블록(26) 이외의 산화물층을 제거하기 위해 {에칭 정지물로서 질화물층(14)을 사용하여} 화학-기계-폴리싱 (CMP) 에칭이 뒤따르며, 이에 대하여는 도 2e에 도시되어 있다. 다음에, 잔류 질화물 및 산화물층(14,12)은 질화물/산화물 에칭 처리법을 사용하여 제거되며, 분리 영역(24)을 따라 연장하는 STI 산화물 블록(26)을 남기며, 이에 대하여는 도 2f에 도시되어 있다.
상술된 STI 분리 방법은 분리 영역(24)을 형성하기 위한 적합한 방법이다. 그러나, 널리 공지된 LOCOS 분리 방법(예를 들면, 리세스된 LOCOS, 폴리 버퍼 LOCOS, 등)이 선택적으로 사용될 수 있으며, 여기서, 트렌치들(20)은 상기 기판 안으로 연장하지 않으며, 분리 재료가 (예를 들면, 산화 처리법을 사용하여) 스트립영역(18)에 있는 기판 표면상에 형성될 수 있다.
도 2a 내지 도 2f는 상기 기판의 메모리 셀 어레이 영역을 설명하며, 여기서, 메모리 셀의 열(column)들은 분리 영역(24)에 의해 분리된 활성 영역(22)에 형성된다. 상기 기판(10)은 또한, 상기 메모리 셀 어레이 영역에 형성된 메모리 셀을 작동하기 위해 사용될, 제어 회로도가 형성되는 적어도 하나의 주변 영역을 포함할 수 있다는 사실을 알 수 있다. 적합하게도, 분리 블록들(26)은 또한 상술된 바와 같은 STI 또는 LOCOS 처리시 주변 영역에 형성된다.
메모리 셀 형성
도 2f에 도시된 구조체는 또한 다음과 같이 처리된다. 도 3a 내지 도 3n은 (도 2c 및 도 2f에 도시된 바와 같은 라인 3A-3A을 따라 절취한) 도 2f의 것과 직각을 이루는 도면으로부터 활성 영역(22)에 있는 구조체의 횡단면을 도시하며, 본 발명의 처리에 있어서 다음 단계는 양쪽 영역에서 동시에 수행된다.
재료(28)로 제조되는 한쌍의 희생층(28,30)은 도 3a에 도시된 바와 같이 상기 기판 위에 형성된다. 적합하게도, 상기 층(28)은, 예를 들면, LPCVD(저압 화학적 기상 증착법)에 의해 형성될 수 있으며, (예를 들면, 60 내지 80Å의) 두께(T1)를 갖는 질화물이다. 적합하게도, 상기 층(30)은, 예를 들면, TEOS(테트라-에틸-오토-실리케이트) 또는 BSG(보로실리케이트 유리) 또는 BPSG(포스포/보로포소-실리케이트)에 의해 형성될 수 있으며, (예를 들면, 50 내지 100Å의) 두께(T2)를 갖는산화물이다. 상기 기판(10)의 활성 영역 부위는, 상기 층(28) {및, 가능한 층(30)}이 주변 영역에 대한 메모리 장치의 셀 어레이 부위의 더욱 독립적인 제어를 위해 형성된 후, 도핑될 수 있다. 그와 같은 도핑은 Vt삽입편 또는 셀 웰 삽입편(cell well implant)으로 언급되며, 당업계에서 공지된 기술이다. 이와 같이 삽입하는 동안, 상기 주변 영역은 포토레지스트층에 의해 보호되며, 전체 구조체 위로 적층되고, 상기 기판의 메모리 셀 어레이 영역으로부터 제거된다. 선택적 Vt삽입 후에, (예를 들면, 2000 내지 3100Å 두께를 갖는 질화물과 같은) 하드 마스크 재료(32)의 두꺼운 층이 산화물층(30) 위에 형성된다. 그에 따른 활성 영역 구조체에 대하여는 도 3a에 도시되어 있다.
복수의 평행한 제 2 트렌치들(34)은 질화물층(32)상에 포토레지스트 (마스크) 재료를 제공함으로써 질화물층(32)에 형성되며, {분리 영역(24)에 수직인} 선택된 평행 스트립 영역으로부터 포토레지스트 재료를 제거하기 위한 마스킹 단계를 수행한다. 이방성 질화물 에칭은 상기 스트립 영역에 있는 질화물층(32)의 노출 부위를 제거하기 위해 사용되며, 산화물층(30)으로 하향 연장 및 노출시키는 제 2 트렌치들(34)을 잔류시킨다. 다음에, 이방성 산화물 및 질화물 에칭이 제 2 트렌치들(34)의 저부에서 산화물층(30)과 질화물층(28)의 노출된 부위를 제거하도록 수행되며, 노출된 기판(10)의 부위를 잔류시킨다. 다음에, 상기 기판(10) 안으로 제 2 트렌치들(34)을 하향 연장(예를 들면, 거의 하나의 외형 크기 깊이, 예를 들어, 0.15㎛ 기술을 갖는 약 0.15 ㎛ 깊이로 하향 연장)시키기 위해 실리콘 이방성 에칭처리가 사용된다. 도 3b는 상기 포토레지스트가 제거된 후 그에 따르는 구조체를 도시한다.
다음에, 제 2 트렌치들(34)에 있는 기판의 노출된 부위를 따라 (예를 들면, 200-600Å 두께의) 희생 산화물층(36)을 형성하기 위해 열적 산화 처리가 사용된다. 이와 같은 산화 처리는, 질화물층(28)이 기판 상부면 근방의 기판 측벽들상에서의 산화 처리에 대한 영향을 감소시킴으로, 기판 엣지들(38)을 예리하게 한다(여기서, 제 2 트렌치 기판 측벽들은 90도 이하의 예각에서 기판 상부면과 만난다). 잔류 구조체에 대하여는 도 3a에 도시되어 있다.
산화물층(36) 뿐만 아니라 제 2 트렌치들(34)에 있는 노출된 기판 재료로부터의 어떠한 에칭 손상 및 오염을 제거하기 위해, 선택적인, 습식 산화물 에칭과 같은, 등방성 산화물 에칭이 수행된다. 이와 같은 산화물 에칭은 또한 산화물층(30)의 노출된 단부 부위를 제거하며{여기서, 산화물층은 제 2 트렌치들(34)을 만난다}, 제 2 트렌치들(34)로부터 수평으로 이격 연장되는 캐비티들(40)을 형성하며, 이에 대하여는 도 3d에 도시되어 있다. 상기 캐비티들(40)의 형성은 {산화물층(30)의 두께에 기초하는} 자체 제한 공정이며, 여기서 산화물 에칭은 오직 소정의 거리만큼 산화물층(30) 안으로 수평 연장한 다음, 반드시 산화물 제거를 정지한다. 따라서, 산화물층(30)에 있어서 캐비티들(40)의 크기와 깊이는 산화물층(30)의 두께(T2)에 의해 결정된다{즉, 상기 두께(T2)가 클수록, 캐비티들(40)의 크기와 깊이가 커진다}. 따라서, 캐비티들(40)의 크기와 깊이는사화물층(30)의 소정의 두께(T2)를 선택함으로써 전확하고 신속하게 제어될 수 있다.
제 2 열적 산화 처리는 기판(10)에 있는 제 2 트렌치들(34)의 노출된 측벽들 및 저부벽들을 따라 (예를 들면, 60-80Å 두께의) 다른 산화물층(42)을 성형하기 위해 사용된다. 이와 같은 연속 산화 처리는 예리한 기판 엣지(38)의 예리함과 크기를 추가로 강화하며, 여기서 상기 제 2 트렌치 기판 측벽들은 대체로 90도 이하의(예를 들면, 70-85도의) 각도로 기판의 상부면과 만난다. 상기 질화물층(32)에 의해 보호되지 못한 기판의 유일한 부위가 제 2 트렌치들(34)에 있는 그와 같은 부위들이므로, 다른 Vt삽입편 또는 셀 웰 삽입편이 이 시점에서 수행될 수 있다. 잔류 구조체에 대하여는 도 3e에 도시되어 있다. 예리한 기판 엣지들(38)의 예리함은 필요할 경우 추가의 산화물 에칭 및 산화 처리를 수행함으로써 훨씬 강화될 수 있다.
다음에, 도핑된 폴리실리콘층(44)(이하, "폴리"라 칭함)이 상기 구조체 위에 형성되며(예를 들면, 500Å의 두께로 원 위치에 도핑된 As 또는 P), 벽들과 제 2 트렌치들(34)의 저면을 정렬시키고, 캐비티들(40)을 충전시키며, 이에 대하여는 도 3f에 도시되어 있다. 다음에, 미도핑된 폴리실리콘의 두꺼운 층이 상기 구조체 위에 적층되며, 폴리 블로들(46)로 제 2 트렌치들(34)을 충전하는 평탄화 폴리 에칭{예를 들어, 에칭 정지물로서 질화물층(32)을 사용하는 CMP}이 뒤따른다. 그에 따른 구조체에 대하여는 도 3g에 도시되어 있다.
다음에, 각각의 제 2 트렌치(34)에 있는 폴리층(44)과 폴리 블록(66)의 상부를 리세스하기 위해, 폴리 에칭 처리가 상기 구조체상에서 수행된다. 이와 같은 폴리 에칭은 적합하게도 적시 에칭 처리이며, 질화물층(32)의 상부 아래의 폴리 블록들(46)의 높이를 감소시키나, 적합하게는 산화물층(30)의 상부면 위의 적어도 300Å에 상당한다. 도핑된 폴리실리콘이 미도핑된 폴리실리콘보다 더 빠르게 에칭되므로, 폴리층(44)의 상부면(44a)은 폴리 블록(46)의 상부면(46a)보다 느리게 에칭되며{예를 들면, 상부면(46a)으로부터 이격 연장됨에 따라 상부면(44a)이 하향으로 경사진다}, 이에 대하여는 도 3h에 도시되어 있다. 상부면(44a)의 경사는 열적 산화 처리로 강화되며, 폴리층(44) 및 폴리 블록(46) 위에 산화물층(48)을 형성한다. 도핑된 폴리실리콘이 미도핑된 폴리실리콘보다 바르게 산화되므로, 상부면(44a)의 경사는 강화된다. 그에 따른 구조체가 도 3i에 도시되어 있다.
다음에, 스페이서들(50)이 제 2 트렌치들(34)에 있는 질화물층(32)을 따라 형성된다. 스페이서들의 형성은 당업계에서 공지된 기술이며, 구조체의 윤곽 위에 적층 재료들을 포함하며, 이방성 에칭 처리가 뒤따르며, 상기 재료는 구조체의 수평면으로부터 제고되며, 이 때, 상기 재료는 구조체의 수직 배향면상에 크게 손상되지 않은 상태로 잔류한다. 본 실시예에 있어서, 스페이서들(50)은 전체 구조체 위에 재료층(예를 들면, 산화물)을 적층함으로써 형성되며, 스페이서들(50) 이외의 적층된 산화물층을 제거하기 위해, 널리 공지된 반응 이온 에칭(RIE)과 같은 이방성 산화물 에칭 처리가 뒤따른다. 상기 산화물 에칭은 또한 각각의 제 2 트렌치(34)에 있는 폴리 블록(46)의 중심부를 노출시키기 위해 산화물층(48)의 중심부들을 제거할 수 있다. 다음에, 이방성 폴리 에칭이 수행되며, 산화물 스페이서들(50)에 의해 보호되지 않는 폴리층(44)과 폴리 블록(46)의 노출된 중심부들을 제거하며, 각각의 제 2 트렌치들(34)의 한쌍의 대향 폴리 블록(46b)과 각각의 제 2 트렌치(34)에 있는 산화물층(42)의 노출된 중심부를 잔류시킨다. 그에 따른 구조체에 대하여는 도 3j에 도시되어 있다.
다음에, 폴리 블록(46b)의 노출된 측부들 및 폴리층(44)의 노출된 단부 부위들을 따라 (예를 들면, 150Å 두께의) 절연층(52)을 형성하기 위해, 절연 적층 및 이방성 에칭-백 처리가 사용된다. 상기 절연층(52)은 어떠한 적합한 절연 물질(예를 들면, ONO--산화물/질화물/산화물, 또는 다른 고 유전 물질)로도 형성될 수 있다. 적합하게도, 상기 산화물 적층/에칭 처리가 또한 각각의 제 2 트렌치(34)의 저부에서 산화물층(42)의 노출 부위들을 부분적으로 또는 완전히 제거시키는 결과를 초래하도록, 상기 절연 물질은 산화물로 된다. 다음에, 적합한 이온 삽입(및 가능한 어닐링)이 제 2 브렌치들(34)의 저부에서 노출된 기판 부위들에 제 1 (소스) 영역(54)을 형성하도록 상기 구조체의 표면을 가로질러 형성된다. 상기 소스 영역(54)은 상기 제 2 트렌치들(34)에 자체 정렬되며, 기판의 제 1 도전성 타입 또는 기판 웰(예를 들면, P 타입)과는 다른 제 2 도전성 타입(예를 들면, N 타입)을 갖는다. 상기 이온들은 질화층(32)상에 중요한 영향을 미치지 않는다. 만약 필요할 경우, 이방성 산화물 에칭이 기판(10)을 확실히 노출시키기 위한 제 2 트렌치들(34)의 저부에 있는 어떠한 노출된 산화물도 제거하도록 수행된다. {에칭 정지물로서 질화물층(32)을 사용하는} 폴리 CMP 에칭에 이은, (적합하게는, 정위치에 적층된) 폴리 적층 단계는 폴리 블록들(56)로 제 2 트렌치들(34)을 충전시키기 위해 사용된다. 그에 따른 구조체에 대하여는 도 3k에 도시되어 있다.
질화물층들(32/28)과 산화물층(30)을 제거하기 위한 질화물과 산화물 에칭이 뒤따른다. 다음에, 터널 산화물층(58)이, 열적 산화, 산화물 적층 또는 둘 다에 의해, 폴리층(44)의 노출된 측부들과 기판(10)의 노출된 부위들상에 형성된다. 이과 같은 산화물 형성 단계는 또한 폴리 블록들(56)의 노출된 상부면들상에 (예를 들면, 400Å 두께보다 큰) 산화물층(60)을 형성한다. 폴리 적층 단계는 상기 구조체 위에 (예를 들면, 정위치에 적층된 약 500Å 두께의) 폴리층(62)을 형성하기 위해 사용되며, 폴리층(62) 위에 금속화 폴리실리콘층(64)을 형성하기 위해 다른 적층 단계가 뒤따른다. 다음에, 포토레지스트가 상기 구조체 위에 적층되며, 적합하게는 산화물층(60) 이하로 배열된 상부면을 갖는 (예를 들면, 800-1200Å 두께의) 포토레지스트층(66)과, 플리 블록들(56) 위로 연장하는 폴리층들(62/64)의 노출되는 부위들을 잔류시키도록 에칭백된다. 이 때, 폴리 블록(56) 위에 배열된 폴리층들(62/64)의 노출된 부위들, 및 폴리 블록들(56)의 상부 아래, 적합하게는 산화물층(58)의 상부 위의 산화물 스페이서들(50)에 인접한 폴리층들의 리세스 부위들을 제거하기 위해 폴리 에칭 처리가 사용된다.
상기 포토레지스트(66)가 제거된 후, 질화물 스페이서들(68)은 상기 구조체 위에 (예를 들면, 1300 내지 2500Å 두께의) 질화물층을 적층함으로써 {폴리층(62/64) 부위 위에} 산화물 스페이서들(50)에 대항하여 형성되며, (예를 들면, ~1300Å 폭의) 질화물 스페이서들(68)을 잔류시키는 이방성 질화물 에칭이 뒤따른다. 다음에, 폴리층(62/64)의 노출된 부위들{즉, 이 부위들은 질화물 스페이서들(68)에 의해 보호되지 않는다}을 제거하기 위해 이방성 폴리 에칭이 사용된다. 다음에, 절연(예를 들면, 질화물) 스페이서들(70)이 질화물 스페이서들(68)에 대항하여 형성되며, (예를 들면, CVD를 통한 200-300Å 두께의) 질화물층을 적층함으로써 폴리층들(62/64)의 노출된 단부 부위들이 노출되고, 이방성 질화물 에칭이 뒤따른다. 적합한 이온 주입 (및 어닐링)은 질화물 스페이서들(70) 다음의 노출된 기판에 제 2 (드레인) 영역들(72)을 형성하기 위해 사용된다. 선택적 금속화 단계(도시하지 않음)가 상기 구조체 위에 텅스텐, 코발트, 티타늄, 니켈, 플라티늄 또는 몰리브데늄과 같은 금속을 적층시킴으로써 드레인 영역들 위에 도전성 금속 실리콘(실리사이드)을 형성하기 위해 사용되며, 기판(10)의 표면으로서 발생하도록 규소화 작용을 허용하기 위해 상기 구조체를 어니일링한다. 다음에, ILD(삽입층 유전체)와 같은 절연 물질(74)이 전체 구조체 위에 형성되며, 리플로 및 평탄화 에칭 처리{예를 들면, 에칭 정지물로서 질화물 스페이서들(68)을 사용한 CMP 에칭}가 뒤따른다. 다음에, 폴리 블록들(56) 위의 산화물층(60)을 제거하기 위해 산화물 에칭이 사용된다. 다음에, {산화물 스페이서들(50) 사이의} 상기 폴리 블록들(50)의 노출된 상부 부위들은 폴리 에칭을 사용하여 제거되며, (예를 들면, CVD에 의해) 상기 구조체 위에 적층되고 또한 에칭백되는{적합하게는 상부 산화물 스페이서들(50) 아래로 리세스되는} 텅스텐/티타늄-질화물(76)로 대체된다. 이에 대한 결과에 대하여는 도 3m에 도시되어 있다.
다음에, (예를 들어, ILD와 같은) 다른 절연 물질층(78)이 상기 구조체 위에형성된다. 다음에, 이중 다마스커스(damascene) 금속화 구성이 사용되며, 오직 노출된 드레인 영역들(72) 위의 영역만을 잔류시키는 제 1 접촉 마스크의 적용을 포함하며, 드레인 영역들(72)을 노출시키기 위해 절연층(78/74)을 통해 접촉 개구부들을 형성시키도록 ILD 에칭이 뒤따른다. 다음에, 상기 접촉 개구부들은 드레인 영역들(72)에 전기 접속된 금속 접점(80)을 형성하기 위해 금속 적층 및 에칭백 처리에 의해 (예를 들면, 텅스텐, 몰리브데늄 등과 같은) 도전성 금속으로 채워지며, 금속 접촉 라인(82)은 각각의 활성 영역들(22)의 모든 접점들(80)을 함께 접속한다. 최종 활성 영역 메모리 셀 구조체는 도 3n에 설명되어 있다.
도 3n에 도시된 바와 같이, 본 발명에 따른 처리는 폴리 블록(56)의 각각의 측부상에 형성된 메모리 셀과 함께 서로 반조되는 메모리 셀들로 된 쌍을 형성한다. 각각의 메모리 셀에 대하여, 제 1 및 제 2 영역(54/72)은 선택적으로 소스 및 드레인 영역을 형성한다(비록 당업자라면 상기 소스 및 드레인이 작업중 절환될 수 있음을 알 수 있을 것이다). 각각의 메모리 셀에 대한 채널 영역들(84)은 소스 및 드레인(54/72) 중간자인 기판의 표면 부위에 제한된다. 각각의 채널 영역(84)은 거의 직각으로 함께 조인트되는 2개의 부위를 포함하며, 충전된 제 2 트렌치(32)의 수직벽을 따라 연장하는 제 2 (수직) 부위(84a)와 충전된 제 2 트렌치(34)의 측벽과 드레인 영역(72) 사이로 연장하는 제 2 (수평) 부위(84b)를 갖는다. 소스 영역(54)이 제 2 트렌치(34) 아래의 기판을 완전히 채용하지 않을 정도로, 상기 채널 영역은 상기 채널 영역 수직 부위(84a)로부터 소스 영역(54)으로 연장하는 제 3 부위(84c)를 포함한다. 메모리 셀들의 각각의 쌍들은 충전된 제 2 트렌치(34) 아래에 배치된 공통의 소스 영역(54)을 공유하며, 폴리 블록(56)과 전기 접촉한다. 마찬가지로, 각각의 드레인 영역(72)은 메모리 셀의 다른 미러 세트들로부터 인접한 메모리 셀들 사이에 공유된다.
각각의 메모리 셀에 대하여, 폴리층(44)과 폴리 블록(46b)는 부동 게이트를 구성하며, 채널 영역 부위들(84a/84c)에 인접하고, 산화물층(42)에 의해 그들로부터 절연되도록 배치되며, 또한, (소스) 폴리 블록(56)에 근접하고, 산화물층(52)에 의해 그들로부터 절연되도록 배치된다. 폴리층들(62/64)은 각각의 메모리 셀에 대한 제어 게이트를 구성하며, 채널 영역 부위(84b) 위에 부동 게이트(44/46b)에 인접하게 배치되며, 산화물층(58)에 의해 그들로부터 절연된다.
각각의 부동 게이트(44/46b)는 기판 표면까지 연장하는 {그리고, 상기 기판(10)의 예리한 엣지(38)에 대향하는} 하부, 및 기판 표면 위로 연장하는 상부를 포함한다. 각각의 부동 게이트 상부는 상기 기판 표면과 평행하고 또한 상기 메모리 셀을 프로그램화 하기 위해 사용된 채널부(84b)와 평행한 방향으로 수평 연장하는 {희생 산화물층(30)의 캐비티(40)를 충전시킴으로써 형성되는} 수평 돌출부(44b)를 포함한다. 각각의 메모리 셀에 대해, 수평 돌출부(44b)의 팁(44c)은 기판 엣지(38)가 향하는 것과 반대 방향으로 향한다. 상기 제어 게이트(62/64)는 부동 게이트 수평 돌출부(44b) 둘레에 형성되고 그로부터 명백히 절연되는 수평 캐비티(62a)를 포함한다. 부동 게이트 수평 돌출부(44b)로부터 제어 게이트 수평 캐비티(62a)를 포함하는 산화물층(58)은 중간에 폴러-노드하임 터널링을 위한 통로를 제공한다. 폴리 블록들(56)은, 각각 중간에 커플링되는 강화된 전압 (용량)을위해, 2개의 부동 게이트(44/46b)을 따라 연장하며, {산화물층(52)에 의해} 상기 부동 게이트들로부터 절연된다.
도 4는 그 결과에 따른 구조체에 대한 평면도이다. 접점(80)과 접촉 라인(82)은 각각의 활성 영역들(22) 중 하나에 모든 드레인 영역들(72)을 함께 전기 접속하는 도전성 드레인 (bit) 라인들을 형성한다. 제어 게이트들(62/64)은 한 열의 메모리 셀들에 있는 모든 제어 게이트들을 함께 전기적으로 접속하기 위해 활성 및 절연 영역들(22/24) 모두를 가로질러 연장하는 도전성 제어 게이트 (워드) 라인들로서 연속 형성된다. 상술된 처리는 {이온 주입 전에 제 2 트렌치들(34)의 절연 영역 부위로부터 STI 절연 물질을 제거함으로써 용이하게 수행될 수 있는} 절연 영역들(24)을 가로질러 연장하는 소스 영역들(54)을 생성하지 않는다. 그러나, {소스 영역들(54)과 전기 접속하는} 폴리 블럭들(56)은 인접 활성 영역들에 대한 절연 영역을 가로질러 연속 형성되고, 쌍을 이루는 새로운 열의 메모리 셀들에 모든 소스 영역들(54)을 함께 전기 접속하는 도전성 소스 라인들을 형성한다.
메모리 셀 작동
메모리 셀들에 대한 작동에 대하여는 설명한다. 그와 같은 메모리 셀들의 작동 및 작동 이론에 대하여는 본 명세서에서 참고로 인용하고 있는 미국특허 제 5,572,054호에 공개되어 있으며, 여기에는 부동 게이트 및 제어 게이트, 제어 게이트 터널링에 대한 부동 게이트, 및 그에 의해 형성된 메모리 셀들의 어레이를 갖는 비휘발성 메모리 셀의 작동 및 작동 이론에 대해 설명하고 있다.
어떠한 주어진 활성 영역(22)에서 선택된 메모리 셀을 최초 소거하기 위하여, 대지 전위가 소스(54) 및 드레인(72) 모두에 제공된다. "소스" 및 "드레인"이란 용어들은 MOS 작동에서 상호 변경될 수 있다. 다음과 같은 작동에 있어서, "소스"는 특정 영역(54)에 관한 것이고, "드레인"은 전기 작동과 상관없는 영역(72)에 관한 것이다. 고-양성 전압(예를 들면, +8 볼트)이 제어 게이트(62/64)에 제공된다. 부동 게이트(44/46b)상의 전자들은 폴러-노드하임 터널링 기구를 통해 일차로 게이트 수평 돌출부(44b)로부터 터널로 유도되고, 산화물층(58)을 통해 양성적으로 충전된 부동 게이트(44/46b)을 떠나 제거 게이트(62/64)의 캐비티부(62a) 상으로 유도된다. 터널링은 돌출부(44b)의 팁(44c)의 예리함(및,그에 따른 캐비티(62a)형상의 예리함)을 강화한다. 산화물층(58)을 통한 전계 라인 농도는 산화물층(58)의 균일한 두께 및 수평 돌출부/캐비티(44b/62a)의 매칭 형상을 종래 설계보다 더욱 균일하게 한다. 상기 제어 게이트들(62/64)이 연속 워드 라인으로서 상기 활성 및 절연 영역을 가로질러 연장하므로, 각각의 활성 영역에 있는 하나의 메모리 셀들은 동시에 소거된다.
선택된 메모리 셀이 프로그램화 되도록 소망될 때, 작은 전압(예를 들면, 0.5 내지 1.0 볼트)이 그의 드레인 영역(72)에 제공된다. (약 +1.4 볼트 정도의) MOS 구조체의 임계 전압 근방의 양성 전압 레벨이 그의 제어 게이트(62/64)에 제공된다. (5 또는 6 볼트 정도의) 양성 고 전압이 그의 소스 영역(54)에 제공된다. 상기 드레인 영역(72)에 의해 발생된 전자들은 채널 영역(84)의 깊이 공핍된 수평부(84b)를 통해 상기 소스 영역(54)을 향해 그로부터 유동한다. 상기 전자들이 채널 영역(84)의 수직부(84a)에 도달함에 따라, 그들은 부동 게이트(44/46b)의 높은 전위를 볼 수 있다{그 이유는, 부동 게이트는 양성적 충전된 소스 영역(54)과 폴리 블록(56)에 결속된 강한 용량(전압)이기 때문이다}. 상기 전자들은 가속 및 가열되며, 그들 중 대부분은 상기 절연층(42)을 통해 그 안으로, 그리고 상기 부동 게이트(44/46b) 상으로 주입된다. 프로그래밍 효율은 예리한 기판 엣지(38)에 의해 형성된 주입기 팁에 의해 강화되며, 부동 게이트(44/46b)를 향해 전자들을 더욱 효과적으로 집속 및 주입하며, 따라서, 메모리 셀을 그로그램화 하기 위해 필요한 시간 및 소스 전압을 감속시킬 뿐만 아니라, 유전체(42)의 용적 내에서 평균 전계 전압을 낮춤으로써 유전체 집적 수명을 증가시킨다. 선택된 메모리 셀을 포함하지 않는 메모리 셀 행/열을 위해, 저 전위 또는 대지 전위가 소스/드레인 영역(54/72) 및 제어 게이트(62/64)에 제공된다. 따라서, 오직 선택된 행과 열에 있어서의 메모리 셀만이 프로그램화 된다.
상기 부동 게이트(44/46b)상으로의 전자들의 주입은 상기 부동 게이트상의 전하의 감소가 고온 전자들을 발생시키기 위해 수직 채널 영역부(84a)를 따라 더이상 고 표면 전위를 지탱할 수 없을 때 까지 지속된다. 이 시점에서, 상기 부동 게이트(44/46b)에 있는 전자들이나 음전하들은 상기 드레인 영역(72)으로부터 부동 게이트상으로의 전자 유동을 감소시킨다.
마지막으로, 선택된 메모리 셀을 판독하기 위해, 대지 전위가 그의 소스 영역(54)에 제공된다. 판독 전압(예를 들면, ~1 볼트)은 그의 드레인 영역(72)에 제공되며, (상기 장치의 전력 공급 전압에 기초하여) 약 1.5 내지 3.3 볼트가 그의제어 게이트(62/64)에 제공된다. 만약 부동 게이트(44/46b)가 양성적으로 충전된다면(즉, 부동 게이트는 전자를 방출한다), {상기 부동 게이트(44/46b)에 직접 인접한} 상기 채널 영역 부위(84a/84c)가 작동된다. 상기 제어 게이트(62/64)가 판독 전위로 상승될 때, {상기 제어 게이트(62/64)에 직접 인접한} 상기 수평 채널 영역 부위(84b)도 또한 작동한다. 따라서, 상기 전체 채널 영역(84)이 작동되며, 소스 영역(54)으로부터 드레인 영역(72)으로 전자를 유동시키게 된다.
한편, 만약 부동 게이트(44/46b)가 음성적으로 충전되면, 상기 채널 영역 부위(84a/84c)의 작동이 약화되거나 또는 완전히 차단된다. 상기 제어 게이트(62/64) 및 드레인 영역(72)이 판독 전위로 상승될 때, 채널 영역 부위(84a/84c)를 통해 매우 적은 전류만이 흐르거나 또는 전혀 흐르지 않는다. 이 경우, 전류는 "1"과 비교하여 매우 작은 숫자로 나타나거나 또는 전혀 전류를 나타내지 않을 수도 있다. 이와 같은 방식에 있어서, 상기 메모리 셀은 "0" 상태로 프로그램화 되도록 감지될 수 있다. 대지 전위는 소스/드레인 영역(54/72)과 비선택된 행과 열을 위한 제어 게이트(62/64)에 제공되며, 따라서, 오직 선택된 메모리 셀만이 판독된다.
상기 메모리 셀 어레이는 본 기술 분야에 있어서 널리 공지되어 있는 종래의 행 어드레스 디코딩 회로도, 열 어드레스 디코딩 회로도, 감지 증폭 회로도, 출력 버퍼 회로도 및 입력 버퍼 회로도를 포함하는 주변 회로도를 포함한다.
본 발명은 크기가 감소되고 양호한 프로그램과 효율을 소거하는 메모리 셀 어레이를 제공한다. 메모리 셀의 크기는, 소스 영역(54)이 기판(10) 안에 매립되고, 제 2 트렌치(34)에 자체 정렬되기 때문에 크게 감소되며, 여기서 공간은 리소그래피 발생, 접촉 정렬 및 접촉 집적화에 있어서의 한계에 의해 소모되지 않는다. 각각의 부동 게이트(44/46b)는 프로그램 작업 동안 터널링 전자들을 수용하고, 판독 작업 동안 채널 영역 부위(84a/84c)를 작동시키기 위해 기판에 형성된 제 2 트렌치(34)에 배열된 저부를 갖는다. 또한, 수평적으로 뿐만 아니라 수직적으로 분리된 소스 영역(54) 및 드레인 영역(72)은 셀 크기에 영향을 미치지 않고 실뢰성 파라미터들의 최적화를 용이하게 허용한다.
프로그램 효율은 상기 부동 게이트(44/46b)에서 기판(10)의 주입기 팁 (예리한 엣지) (38) 및 채널 영역(84)의 수평부(84b)를 "표적화(aiming)"함으로써 더욱 강화된다. 종래의 프로그램화 구성에 있어서, 상기 채널 영역에서의 전자들은 부동 게이트와 평행한 통로로 유동하며, 여기서, 상대적으로 작은 수의 가열된 전자들은 부동 게이트 상으로 주입된다. 그와 같은 종래의 프로그램화 구성에 있어서의 개산된 프로그램 효율(전체 전자 수와 비교한 주입된 전자 수)은 약 1/1000으로 추산된다. 그러나, 수평 채널 영역 부위(84b) 및 주입기 팁 (예리한 엣지) (38)이 상기 부동 게이트에 직접 "표적화"되는 집중된 전자 통로를 한정하므로, 본 발명에 따른 상기 프로그램 효율은 1/1에 가깝게 되도록 추산되며, 훨씬 감소된 프로그램화 전압을 갖는다. 프로그램화 효율은 또한 {소스 영역(54)과 전기적으로 접속된}폴리 블록(56)을 통해 각각의 부동 게이트(44/46b)과 대응하는 소스 영역(54) 사이에 용량적으로 결속됨으로서 강화된다. 동시에, 상기 부동 게이트(44/46b)와 (소거 작업을 지연시키는) 제어 게이트(62/64) 사이에는 비교적 낮은 용량적 결속이제공된다.
소거 효율은, 터널 산화물층(58)을 가로질러, 부동 게이트(44/46b)와 제어 게이트(62/64) 사이에 더욱 균일한 전계를 제공함으로써 크게 강화된다. 이와 같이 더욱 균일화된 전계는 제어 게이트 수평 캐비티(62a)와 동일한 형상을 가지며, 그 안으로 연장하는 부동 게이트 수평 돌출부(44b)를 초래한다. 수평 캐비티(62a)로부터 수평 돌출부(44b)를 절연시키는 산화물층(58)은 균일한 두께를 갖는다. 다라서, 돌출부/캐비티(44b/62a)가 더욱 라운드된 형상을 갖던지 또는 더욱 뾰족하고 예리한 엣지 및 오목부 형상을 갖던지, 그들의 형상은 서로 매칭되고, 소거 작업 동안 그들을 통한 폴러-노드하임 터널링을 위한 평균 두께의 절연층에 의해 분리된다. 이와 같은 메모리 셀 설계는 성능과 신뢰성을 손상시키지 않고 작은 형태와 셀 크기로 용이하게 비례 축소할 수 있게 한다.
본 발명의 메모리 셀 설계의 중요한 특징은 부동 게이트와 제어 게이트 사이의 용량적 결속이 최소화 및 반복되며, 상기 부동 게이트와 소스 영역 사이의 용량적 결속이 최소화 된다는 점에 있다. 상기 부동 게이트/소스 영역 용량적 결속은, 부동 게이트(44/46b)가 제 2 트렌치(34)의 저부에서 소스 영역(54) 위로 연장하고, {상기 소스 영역(54)과 전기적으로 접속하는) 폴리 블록(56)이 부동 게이트(44/46b)의 전체 길이를 따라 연장하므로, 최소화 된다.
대조적으로, 오직 부동 게이트 수평 돌출부(44b) 및, 수평 돌출부(44b)와 기판 표면 사이의 부동 게이트의 부위는 (산화물층(58)에 의해 그로부터 절연된) 제어 게이트와 근접된다. 따라서, 수평 돌출부(44b)의 크기 및 기판 표면 위의높이{즉, 기판의 예리한 엣지(38) 위의 높이}는 부동 및 제어 게이트 사이의 용량적 결속의 양을 결정한다. 이들 변수들 모두는 산화물층(30)과 질화물층(28)의 두께에 의해 결정되므로 매우 제어 가능하게 된다(도 3a-3k 참조). 특히, 수평 돌출부(44b)는 산화물층(30)에 형성된 캐비티(40)를 충전시킴으로써 형성된다. 도 3d와 관련하여 설명된 바와 같이, 상기 캐비티(40)의 크기와 형상은 산화물층(30)의 두께(T2)에 의해 결정된다. 마찬가지로, 기판 표면 {및, 기판의 예리한 엣지(38)} 위의 수평 돌출부(44b)의 높이는 질화물층(28)의 두께(T1)에 의해 결정된다. 물질 적층 두께가 완벽한 정확성으로 제어될 수 있으므로, 부동 게이트(44/46b)와 제어 게이트(62/64) 사이의 용량적 결속도 정확하게 수행될 수 있다.
도 5a는 수평 돌출부(44b) 위로 연장하는 부동 게이트(44/44b)의 상부면(86)을 도시한다. 그러나, 상기 부동 게이트 상부면(86)이 제어 게이트(62/64)로부터 이격 경사지고, 그와 근접되지 않으므로, 부동 및 제어 게이트 사이의 용량적 결속에 물리적인 영향을 미치지 않는다. 도 3h와 관련된 설명에 있어서, 부동 게이트 상부면(86)은 적시의 폴리 에칭을 사용하여 형성되며, 어떠한 천연 엔드 포인트나 또는 에칭 정지물층을 갖지않으며, 또한 어떠한 천연 엔드 포인트를 갖지 않는 열적 산화가 뒤따른다. 그러나, 적시 에칭 처리를 위한 실현 가능한 깊이의 제어가 없을 때 조차도, 상기 부동 및 제어 게이트 사이의 용량적 결속은 폴리층/블록(44/46)의 에칭하에 또는 약간의 에칭에 의해 물리적으로 영향을 받지 않는다. 도 5b는 폴리 에칭층/블록(44/46)의 변화 정도의 결과에 따른 부동 게이트 상부면(86)의 다양한 형상을 설명하고 있다. 비록 상기 폴리/블록(44/46b)이 에칭된다 할지라도, 상기 부동 게이트 상부면(86)은 그들 사이의 최소 용량적 결속 효과를 위해 제어 게이트로부터 이격된다.
본 발명은 상술된 실시예의 설명에 한정되지 아니하고, 첨부된 청구범위의 범위 내에서의 다양한 변형을 포함한다. 예를 들면, 트렌치(20/34)는. 오직 도면에 도시된 연장 장방형 형상만이 아니고, 종국적으로 기판 안으로 연장되는 어떠한 형상을 가질 수도 있다. 또한, 비록, 상술된 방법이 메모리 셀 성분들을 형성하기 위해 사용된 도전성 물질로서 적절히 도핑된 폴리실리콘의 사용에 대해 설명하고 있으나, 그것은 당업자라면, 상세한 설명 및 청구범위에 있어서, "폴리실리콘"이란 비휘발성 메모리 셀의 성분들을 형성하기 위해 사용될 수 있는 어떠한 적합한 물질과도 관련된 것이라는 사실을 알 수 있을 것이다. 또한, 이산화규소 또는 질화규소 대신에 어떠한 적절한 절연체가 사용될 수도 있다. 또한, 이산화규소(또는, 어떠한 절연체) 및 폴리실리콘(또는, 어떠한 도체)과는 다른 에칭 특성을 갖는 어떠한 적합한 물질도 질화규소 대신 사용될 수 있다. 또한, 청구범위들로부터 명백한 바와 같이, 모든 방법 단계들이 설명되거나 또는 청구된 정확한 순서대로 수행될 필요가 없고, 오히려 본 발명의 메모리 셀의 적절한 형성을 위한 어떠한 순서로도 허용될 수 있다. 또한, 상술된 본 발명은 균일하게 도핑될 기판에 형성되도록 도시되었으나, 메모리 셀 구성요소들은 기판의 웰 영역에 형성될 수 있으며, 상기 기판의 다른 부위들과 비교하여 다른 도전성 타입을 갖도록 도핑된 영역이라는 사실에 대해 설명하고 있다. 마지막으로, 절연 또는 도전성 물질로 된 단일 층들은 그와 같은 다중 층들으로서 형성되거나 그와는 반대로 형성될 수 있다.
본 발명에 따르면, 강화된 프로그래밍과 소거 효율 및 메모리 셀 실현성을 제공하면서, 셀 크기를 현격하게 감소시킬 수 있는 비휘발성 부동 게이트 타입 메모리 셀 어레이가 제공된다.
Claims (39)
- 전기적으로 프로그래밍 및 소거 가능한 메모리 장치에 있어서,제 1 도전율 타입 및 표면을 갖는 반도체 재료로 제조된 기판과;상기 기판 표면 안에 형성된 트렌치와;상기 기판에 형성되고 제 2 도전율 타입을 가지며, 중간에서 기판에 형성된 채널 영역을 갖는 제 1 및 제 2 공간-이격 영역과;하부 및 상부를 갖는 도전성 부동 게이트; 및채널 영역의 제 2 부위 위에 배열되고 그로부터 절연되며, 또한 부동 게이트 수평 돌출부에 인접하여 수평으로 배열되고 그로부터 절연되는 도전성 제어 게이트를 포함하며,상기 제 1 영역은 트렌치 아래에 형성되며, 상기 채널 영역은 대체로 상기 트렌치의 측벽을 따라 연장하는 제 1 부위와 대체로 상기 기판 표면을 따라 연장하는 제 2 부위를 포함하며,상기 하부는 상기 채널 영역의 제 1 부위에 인접하고 그로부터 절연된 트렌치에 배열되며, 상기 상부는 상기 기판 표면 위로 연장하며 상기 기판 표면과 대체로 평행한 방향으로 연장하는 수평 돌출부를 포함하는, 전기적으로 프로그래밍 및 소거 가능한 메모리 장치.
- 제 1 항에 있어서, 상기 제어 게이트는 그 안에 형성된 캐비티를 포함하며,상기 부동 게이트 수평 돌출부는 상기 제어 게이트 캐비티 안으로 연장하는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치.
- 제 2 항에 있어서, 상기 제어 게이트 캐비티 및 부동 게이트 수평 돌출부는 균일한 두께를 갖는 하나 이상의 절연 물질층에 의해 서로로부터 절연되는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치.
- 제 3 항에 있어서, 상기 제어 게이트 캐비티는 상기 부동 게이트 수평 돌출부의 것과 조화되는 형상을 갖는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치.
- 제 1 항에 있어서, 상기 부동 게이트 수평 돌출부는,노출된 단부를 갖는 기판 위에 희생 물질층을 형성하는 단계와;노출된 단부에 수평 캐비티를 형성하는 에칭 처리를 수행하는 단계; 및상기 수평 돌출부를 형성하기 위해 도전성 물질로 상기 수평 캐비티를 충전하는 노출된 단부를 따라 제 1 도전 물질층을 형성하는 단계에 의해 형성되는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치.
- 제 5 항에 있어서, 상기 제어 게이트는,희생 물질층을 제거하는 단계와;상기 수평 돌출부를 따라 하나 이상의 절연 물질층을 형성하는 단계; 및하나 이상의 절연층을 따라 제 2 도전성 물질층을 형성하는 단계에 의해 형성되는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치.
- 제 1 항에 있어서, 상기 트렌치 측벽은 상기 부동 게이트를 향하고 그로부터 절연되는 예리한 엣지를 형성하도록 예각으로 상기 기판 표면과 만나는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치.
- 제 7 항에 있어서, 상기 트렌치 측벽은 대체로 90도 이하의 각도로 기판 표면과 만나는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치.
- 제 7 항에 있어서, 상기 채널 영역의 제 1 및 제 2 부위는 서로에 대해 비선형을 이루며, 상기 채널 영역의 제 2 부위는 고온 전자 주입을 통해 전자를 갖는 부동 게이트를 프로그래밍하기 위한 통로를 한정하기 위해 예리한 엣지 및 부동 게이트를 향하는 방향으로 제 2 영역으로부터 연장하는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치.
- 제 7 항에 있어서, 상기 예리한 엣지는,실리콘 산화를 통해 상기 트렌치 측벽 위에 제 1 산화물층을 형성하는 단계와;상기 제 1 산화물층을 제거하는 단계; 및실리콘 산화를 통해 상기 트렌치 측벽 위에 제 2 산화물층을 형성하는 단계에 의해 형성되는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치.
- 제 7 항에 있어서, 상기 부동 게이트 수평 돌출부는 제 1 방향으로 향하는 팁에서 종결되며,상기 예리한 엣지는 상기 제 1 방향과 반대되는 제 2 방향으로 향하는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치.
- 제 1 항에 있어서, 상기 부동 게이트에 인접하고 그로부터 절연되는 트렌치에 배열된 적어도 하부를 갖는 도전성 물질로 제조된 블록을 추가로 포함하는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치.
- 제 12 항에 있어서, 상기 도전성 물질 블록은 상기 제 1 영역에 전기적으로 접속되는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치.
- 제 1 항에 있어서, 상기 채널 영역은 대체로 상기 트렌치의 저면의 적어도 일부를 따라 연장하는 제 3 부위를 포함하며,상기 부동 게이트의 적어도 일부는 상기 채널 영역의 제 3 부위 위에 배열되고 그로부터 절연되는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치.
- 제 1 항에 있어서, 상기 제어 게이트는,상기 채널 영역의 제 2 부위 위에 배열되고 그로부터 절연되며, 또한 상기 부동 게이트의 적어도 일부에 수평으로 인접하고 그로부터 절연되는 폴리실리콘층; 및상기 폴리실리콘층 위에 배열되는 금속화 폴리실리콘층을 포함하는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치.
- 제 1 항에 있어서, 상기 부동 게이트는,도핑된 폴리실리콘층; 및상기 도핑된 폴리실리콘층을 따라 배열된 미도핑된 실리실리콘의 블록을 포함하는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치.
- 제 16 항에 있어서, 상기 부동 게이트는 감소된 용량 결속을 위한 제어 게이트로부터 이격되어 경사진 상부면을 포함하는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치.
- 제 17 항에 있어서, 상기 부동 게이트의 경사진 상부면은 도핑된 폴리실리콘층을 에칭 및 산화함으로써 형성되며,상기 미도핑된 폴리실리콘의 블록은 도핑된 폴리실리콘층보다 더욱 느리게에칭 및 산화되는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치.
- 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이에 있어서,제 1 도전율 타입 및 표면을 갖는 반도체 재료로 제조된 기판과;서로에 대해 대체로 평행하며 제 1 방향으로 연장하는 상기 기판상에 형성되고 인접 분리 영역 쌍들 사이에 활성 영역을 갖는 공간-이격 분리 영역들; 및복수의 메모리 셀을 포함하는 활성 영역들을 포함하며,상기 각각의 메모리 셀들은,상기 기판 표면 안에 형성된 트렌치와;상기 기판에 형성되고 제 2 전도율 타입을 가지며 또한 중간에서 기판에 형성된 채널 영역을 갖는 제 1 및 제 2 공간-이격 영역과;하부 및 상부를 갖는 전기적 도전성 부동 게이트; 및채널 영역의 제 2 부위 위에 배열되고 그로부터 절연되며, 또한 부동 게이트 수평 돌출부에 수평으로 인접 배열되고 그로부터 절연되는 도전성 제어 게이트를 포함하며,상기 제 1 영역은 트렌치 아래에 형성되며, 상기 채널 영역은 대체로 상기 트렌치의 측벽을 따라 연장하는 제 1 부위와 대체로 상기 기판 표면을 따라 연장하는 제 2 부위를 포함하며,상기 하부는 상기 채널 영역의 제 1 부위에 인접하고 그로부터 절연되는 트렌치에 배열되며, 상기 상부는 상기 기판 표면 위로 연장하며 상기 기판 표면과 대체로 평행한 방향으로 연장하는 수평 돌출부를 포함하는, 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이.
- 제 19 항에 있어서, 상기 각각의 제어 게이트는 그 안에 형성된 캐비티를 포함하며,상기 각각의 부동 게이트 수평 돌출부는 상기 제어 게이트 캐비티들 중 하나 안으로 연장하는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이.
- 제 20 항에 있어서, 상기 각각의 제어 게이트 캐비티들은 균일한 두께를 갖는 하나 이상의 절연 물질층에 의해 상기 부동 게이트 수평 돌출부들 중 하나로부터 절연되는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이.
- 제 21 항에 있어서, 상기 제어 게이트 캐비티들은 각각 상기 부동 게이트 수평 돌출부의 것과 조화되는 형상을 갖는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이.
- 제 19 항에 있어서, 상기 부동 게이트 수평 돌출부들은,노출된 단부를 갖는 기판 위에 희생 물질층을 형성하는 단계와;각각의 노출된 단부에 수평 캐비티를 형성하는 에칭 처리를 수행하는 단계; 및상기 수평 돌출부를 형성하기 위해 도전성 물질로 상기 수평 캐비티를 충전하는 노출된 단부들을 따라 제 1 도전 물질층을 형성하는 단계에 의해 형성되는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이.
- 제 23 항에 있어서, 상기 제어 게이트들은,상기 희생 물질층을 제거하는 단계와;상기 각각의 수평 돌출부를 따라 하나 이상의 절연 물질층을 형성하는 단계; 및하나 이상의 절연층을 따라 제 2 도전성 물질층을 형성하는 단계에 의해 형성되는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이.
- 제 19 항에 있어서, 상기 각각의 트렌치들은 상기 부동 게이트들 중 하나를 향하고 그로부터 절연되는 예리한 엣지를 형성하도록 예각으로 상기 기판 표면과 만나는 측벽을 갖는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이.
- 제 25 항에 있어서, 상기 각각의 트렌치 측벽들은 대체로 90도 이하의 각도로 기판 표면과 만나는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이.
- 제 25 항에 있어서, 상기 각각의 메모리 셀들에 대해, 상기 채널 영역의 제1 및 제 2 부위는 서로에 대해 비선형을 이루며, 상기 채널 영역의 제 2 부위는 고온 전자 주입을 통해 전자를 갖는 하나의 부동 게이트를 프로그래밍하기 위한 통로를 한정하기 위해 예리한 엣지들 중 하나 및 부동 게이트들 중 하나를 향하는 방향으로 제 2 영역들 중 하나로부터 연장하는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이.
- 제 25 항에 있어서, 상기 각각의 예리한 엣지들은,실리콘 산화를 통해 상기 트렌치 측벽들 중 하나 위에 제 1 산화물층을 형성하는 단계와;상기 제 1 산화물층을 제거하는 단계; 및실리콘 산화를 통해 상기 하나의 트렌치 측벽 위에 제 2 산화물층을 형성하는 단계에 의해 형성되는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이.
- 제 25 항에 있어서, 상기 각각의 메모리 셀에 대해, 상기 부동 게이트 수평 돌출부는 제 2 방향으로 향하는 팁에서 종결되며,상기 예리한 엣지는 상기 제 2 방향과 반대되는 제 3 방향으로 향하는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이.
- 제 19 항에 있어서, 상기 부동 게이트들 중 하나에 인접하고 그로부터 절연되는 트렌치들 중 하나에 배열된 적어도 각각 하부를 갖는 복수의 도전성 물질 블록을 추가로 포함하는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이.
- 제 30 항에 있어서, 상기 각각의 도전성 물질 블록은 상기 제 1 영역들 중 하나에 전기적으로 접속되는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이.
- 제 19 항에 있어서, 상기 각각의 채널 영역들은 대체로 상기 트렌치들 중 하나의 저면의 적어도 일부를 따라 연장하는 제 3 부위를 포함하며,상기 부동 게이트들 중 하나의 적어도 일부는 상기 채널 영역의 제 3 부위들 중 하나 위에 배열되고 그로부터 절연되는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이.
- 제 19 항에 있어서, 상기 각각의 제어 게이트들은,상기 채널 영역의 제 2 부위들 중 하나 위에 배열되고 그로부터 절연되며, 또한 상기 부동 게이트들 중 하나의 적어도 일부에 수평으로 인접 배열하고 그로부터 절연되는 폴리실리콘층; 및상기 폴리실리콘층 위에 배열되는 금속화 폴리실리콘층을 포함하는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이.
- 제 19 항에 있어서, 상기 각각의 부동 게이트들은,도핑된 폴리실리콘층; 및상기 도핑된 폴리실리콘층을 따라 배열된 미도핑된 실리실리콘의 블록을 포함하는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이.
- 제 34 항에 있어서, 상기 각각의 부동 게이트들은 감소된 용량 결속을 위한 제어 게이트들 중 하나로부터 이격되어 경사진 상부면을 포함하는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이.
- 제 35 항에 있어서, 상기 각각의 부동 게이트들에 대해, 상기 각각의 부동 게이트의 경사진 상부면은 도핑된 폴리실리콘층을 에칭 및 산화함으로써 형성되며,상기 미도핑된 폴리실리콘의 블록은 도핑된 폴리실리콘층보다 더욱 느리게 에칭 및 산화되는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이.
- 제 19 항에 있어서, 제 1 방향과 수직인 방향으로 활성 및 분리 영역을 각각 연장시키고, 각각의 활성 영역들로부터 제어 게이트들 중 하나를 함께 전기적으로 접속하는 도전성 물질의 복수의 제어 라인들을 추가로 포함하는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이.
- 제 31 항에 있어서, 상기 제 1 방향과 수직인 방향으로 활성 및 분리 영역을 각각 연장시키고, 각각의 활성 영역들로부터 도전성 블록들 중 하나를 함께 전기적으로 접속하는 도전성 물질의 복수의 소스 라인들을 추가로 포함하는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이.
- 제 19 항에 있어서, 상기 활성 영역들 중 하나를 따라 각각 연장하고, 하나의 활성 영역에 있는 모든 제 2 영역들을 함께 접속하는 도전성 물질의 복수의 드레인 라인들을 추가로 포함하는 전기적으로 프로그래밍 및 소거 가능한 메모리 장치의 어레이.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20040319 |
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| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |