[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20040059260A - shallow trench isolation of semiconductor device and its manufacturing method - Google Patents

shallow trench isolation of semiconductor device and its manufacturing method Download PDF

Info

Publication number
KR20040059260A
KR20040059260A KR1020020085847A KR20020085847A KR20040059260A KR 20040059260 A KR20040059260 A KR 20040059260A KR 1020020085847 A KR1020020085847 A KR 1020020085847A KR 20020085847 A KR20020085847 A KR 20020085847A KR 20040059260 A KR20040059260 A KR 20040059260A
Authority
KR
South Korea
Prior art keywords
silicon
trench
silicon substrate
insulating film
shallow trench
Prior art date
Application number
KR1020020085847A
Other languages
Korean (ko)
Inventor
김인수
Original Assignee
동부전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부전자 주식회사 filed Critical 동부전자 주식회사
Priority to KR1020020085847A priority Critical patent/KR20040059260A/en
Publication of KR20040059260A publication Critical patent/KR20040059260A/en

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/0206Cleaning during device manufacture during, before or after processing of insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

PURPOSE: An STI(Shallow Trench Isolation) structure and a method for manufacturing the same are provided to grow an isolation layer at low-temperature by using a silicon nozzle. CONSTITUTION: A plurality of trenches(10) are formed in a silicon substrate(2). A plurality of elongated silicon nozzles(12) are formed between the trenches. An isolation layer(14) is grown in the trenches to surround the silicon nozzles. The size of the silicon nozzle is 0.1-0.5 micrometer.

Description

반도체 소자의 샐로우 트렌치 분리막 구조 및 그 제조 방법{shallow trench isolation of semiconductor device and its manufacturing method}Shallow trench isolation structure of semiconductor device and its manufacturing method

본 발명은 반도체 소자의 샐로우 트렌치 분리막 구조 및 그 제조 방법에 관한 것으로, 보다 상세하게 설명하면 트렌치 내측의 절연막 성장시 보이드가 형성되지 않고, 저온에서도 절연막을 형성시킬 수 있어 소자 특성을 향상시킬 수 있는 반도체 소자의 샐로우 트렌치 분리막 구조 및 그 제조 방법에 관한 것이다.The present invention relates to a structure of a shallow trench separator of a semiconductor device and a method of manufacturing the same. More specifically, no voids are formed when an insulating film is grown inside the trench, and an insulating film can be formed even at low temperatures, thereby improving device characteristics. The present invention relates to a shallow trench separator structure of a semiconductor device and a method of manufacturing the same.

반도체 소자에는 트랜지스터, 커패시터 등의 단위 소자로 된 셀들이 반도체 소자의 용량에 따라 존재하는데 이러한 셀들은 서로 독립적인 동작 특성을 위해 전기적으로 분리될 필요가 있다.In the semiconductor device, cells of unit devices such as transistors and capacitors exist according to the capacity of the semiconductor device, and these cells need to be electrically separated for operation characteristics independent of each other.

이와 같은 전기적 분리를 위해 통상 두가지 분리 방법이 사용된다. 첫번째 방법은 LOCOS(Local Oxidation of Silicon)이고, 두번째 방법은 STI(Shallow Trench Isolation)이다. 한편, 반도체 소자의 사이즈 및 두께가 점차 작아짐에 따라, 액티브 영역의 침식(active area encroachment), 보다 작은 졍션 모서리의 캐패시터(smaller junction edge capacitance), 평탄 표면 구조(planar surface topography) 등에서 장점을 가지고 있는 STI 기술이 주로 사용되고 있으며, LOCOS 기술은 잘 사용되지 않고 있다.Two separation methods are commonly used for such electrical separation. The first method is Local Oxidation of Silicon (LOCOS) and the second method is Shallow Trench Isolation (STI). Meanwhile, as the size and thickness of semiconductor devices become smaller, they have advantages in active area encroachment, smaller junction edge capacitance, and planar surface topography. STI technology is mainly used, and LOCOS technology is not used well.

그러나, 위와 같은 STI 기술은 비교적 넓은 트렌치 내측에 절연막을 성장시키기 때문에, 절연막 내측에 다수의 보이드가 발생하기 쉽고, 따라서 소자의 전기적 특성이 저하되는 문제가 있다. 더불어, 100℃ 이상의 고온에서 절연막을 성장시키기 때문에, 소자의 전기적 특성이 더욱 악화되며, 또한 비용도 상승하는 문제가 있다.However, since the STI technique grows an insulating film inside a relatively wide trench, a large number of voids are likely to occur inside the insulating film, thereby degrading the electrical characteristics of the device. In addition, since the insulating film is grown at a high temperature of 100 ° C. or higher, there is a problem that the electrical characteristics of the device are further deteriorated and the cost is also increased.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 트렌치 내측의 절연막 성장시 보이드가 형성되지 않고, 저온에서도 절연막을 형성시킬 수 있어 소자 특성을 향상시킬 수 있는 반도체 소자의 샐로우 트렌치 분리막 구조 및 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention is to overcome the above-mentioned problems, and an object of the present invention is to prevent the formation of voids during the growth of the insulating film inside the trench, and to form the insulating film even at low temperature. A low trench separator structure and a method of manufacturing the same are provided.

도1은 본 발명에 의한 반도체 소자의 샐로우 트렌치 분리막 구조를 도시한 단면도이다.1 is a cross-sectional view illustrating a structure of a shallow trench separator of a semiconductor device according to the present invention.

도2a 내지 도2e는 본 발명에 의한 반도체 소자의 샐로우 트렌치 분리막 제조 방법을 도시한 순차 설명도다.2A to 2E are sequential explanatory diagrams showing a method of manufacturing a shallow trench separator of a semiconductor device according to the present invention.

-도면중 주요 부호에 대한 설명-Description of the main symbols in the drawings

2; 실리콘 서브스트레이트 4; 실리콘 산화막2; Silicon substrate 4; Silicon oxide

6; 실리콘 질화막 8; TEOS(Tetra Ethyl Ortho Silicate)6; Silicon nitride film 8; Tetra Ethyl Ortho Silicate (TEOS)

10; 트렌치 12; 실리콘 노즐10; Trench 12; Silicone nozzle

14; 절연막14; Insulating film

상기한 목적을 달성하기 위해 본 발명은 실리콘 서브스트레이트에서 다수의 반도체 소자를 전기적으로 분리하기 위한 샐로우 트렌치 분리막 구조에 있어서, 상기 실리콘 서브스트레이트에 형성된 일정 깊이의 트렌치와, 상기 트렌치의 바닥면에서 상부를 향하여 일정 길이 연장된 다수의 실리콘 노즐과, 상기 트렌치 내측에서 상기 다수의 실리콘 노즐을 감싸며 상부로 일정 두께만큼 성장된 절연막을 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the present invention provides a shallow trench isolation structure for electrically separating a plurality of semiconductor devices from a silicon substrate, the trench having a predetermined depth formed in the silicon substrate, and at the bottom of the trench. And a plurality of silicon nozzles extending a predetermined length toward the upper portion, and an insulating film formed to cover the plurality of silicon nozzles inside the trench and grown to a predetermined thickness.

여기서, 상기 실리콘 노즐은 크기가 0.1~0.5㎛ 이내로 형성됨이 바람직하다.Here, the silicon nozzle is preferably formed within the size of 0.1 ~ 0.5㎛.

또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체 소자의 샐로우 트렌치 분리막 제조 방법은 실리콘 서브스트레이트 위에 순차적으로 실리콘 산화막, 실리콘 질화막 및 TEOS(Tetra Ethyl Ortho Silicate)를 형성하는 단계와, 상기 TEOS 위에 포토 패턴을 형성한 후, 건식 식각으로 상기 TEOS, 질화막 및 산화막을 일정 영역만큼 제거하는 단계와, 상기 산화막을 통해 노출된 실리콘 서브스트레이트의 표면을 세정하여, 상기 표면중 다수의 부분적 영역이 소수성으로 변하도록 하는 단계와, 상기 산화막을 마스크로 하여, 상기 노출된 실리콘 서브스트레이트를 식각하여 트렌치를 형성하고, 상기 트렌치의 바닥면으로부터 상부로 연장되어서는 다수의 실리콘 노즐이 형성되도록 하는 단계와, 상기 트렌치 내측에 상기 다수의 실리콘 노즐을 감싸며 절연막이 성장되도록 하는 단계로 이루어진 것을 특징으로 한다.In addition, in order to achieve the above object, the method of manufacturing a shallow trench separator of a semiconductor device according to the present invention comprises the steps of sequentially forming a silicon oxide film, a silicon nitride film, and TEOS (Tetra Ethyl Ortho Silicate) on a silicon substrate, and the TEOS After forming the photo pattern thereon, removing the TEOS, the nitride film and the oxide film by a predetermined region by dry etching, and cleaning the surface of the silicon substrate exposed through the oxide film, a plurality of partial regions of the surface is hydrophobic And forming a trench by etching the exposed silicon substrate using the oxide film as a mask, and forming a plurality of silicon nozzles extending from the bottom of the trench to the top. An insulating film is formed to surround the plurality of silicon nozzles inside the trench. That consisting of the steps of such features.

여기서, 상기 절연막 성장은 50~100℃ 범위내에서 수행됨이 바람직하다.Here, the insulating film growth is preferably performed in the range of 50 ~ 100 ℃.

상기와 같이 하여 본 발명에 의한 반도체 소자의 샐로우 트렌치 분리막 구조 및 그 제조 방법에 의하면, 절연막의 성장시 보이드를 근본적으로 제거할 수 있고, 또한 절연막을 저온에서 성장시키는 것이 가능하여 반도체 소자의 전기적 특성을 대폭 향상시킬 수 있는 장점이 있다.As described above, according to the shallow trench isolation structure of the semiconductor device and the manufacturing method thereof, the voids can be essentially removed during the growth of the insulating film, and the insulating film can be grown at a low temperature to provide the electrical properties of the semiconductor device. There is an advantage that can significantly improve the characteristics.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.

도1을 참조하면, 본 발명에 의한 반도체 소자의 샐로우 트렌치 분리막 구조가 도시되어 있다.Referring to Fig. 1, a shallow trench isolation structure of a semiconductor device according to the present invention is shown.

도시된 바와 같이 대략 판상의 실리콘 서브스트레이트(2)가 구비되어 있고, 상기 실리콘 서브스트레이트(2)에는 다수의 반도체 소자(도시되지 않음)를 전기적으로 분리하기 위해 일정 깊이로 트렌치(10)가 형성되어 있다. 상기 트렌치(10)의 바닥면에서 상부를 향하여는 일정 길이 연장된 다수의 실리콘 노즐(12)이 형성되어 있으며, 이 실리콘 노즐(12)은 크기가 0.1~0.5㎛ 이내로 형성됨이 바람직하다. 또한, 상기 트렌치(10) 내측에서 상기 다수의 실리콘 노즐(12)을 감싸며 상부로는 일정두께로 절연막(14)이 성장되어 있다.As shown, a substantially plate-shaped silicon substrate 2 is provided, and the trench 10 is formed at a predetermined depth to electrically separate a plurality of semiconductor devices (not shown). It is. A plurality of silicon nozzles 12 extending a predetermined length from the bottom surface of the trench 10 toward the top is formed, the silicon nozzle 12 is preferably formed within 0.1 ~ 0.5㎛ size. In addition, the insulating layer 14 is grown to a predetermined thickness in the upper part of the trench 10 while surrounding the plurality of silicon nozzles 12.

상기와 같이 하여, 본 발명은 트렌치(10)에 다수의 실리콘 노즐(12)이 형성되고, 이 실리콘 노즐(12)을 감싸며 절연막(14)이 형성되어 있음으로써, 상기 절연막(14)에는 근본적으로 보이드가 형성되지 않게 되고, 따라서 반도체 소자의 전기적 특성이 향상되는 장점이 있다.As described above, according to the present invention, a plurality of silicon nozzles 12 are formed in the trench 10, and the insulating film 14 is formed around the silicon nozzle 12, thereby essentially forming the insulating film 14. The voids are not formed, and thus the electrical characteristics of the semiconductor device are improved.

도2a 내지 도2e를 참조하면, 본 발명에 의한 반도체 소자의 샐로우 트렌치 분리막 제조 방법이 순차 도시되어 있다.2A to 2E, a method of manufacturing a shallow trench separator of a semiconductor device according to the present invention is shown in sequence.

먼저, 도2a에 도시된 바와 같이, 실리콘 서브스트레이트(2) 위에 순차적으로 실리콘 산화막(4), 실리콘 질화막(6) 및 TEOS(8)(Tetra Ethyl Ortho Silicate)를 형성한다.First, as shown in FIG. 2A, a silicon oxide film 4, a silicon nitride film 6, and a TEOS 8 (Tetra Ethyl Ortho Silicate) are sequentially formed on the silicon substrate 2.

이어서, 도2b에 도시된 바와 같이, 상기 TEOS(8) 위에 포토 패턴(도시되지 않음)을 형성한 후, 건식 식각으로 상기 TEOS(8), 질화막(6) 및 산화막(4)을 일정 영역만큼 제거하여, 실리콘 서브스트레이트(2)의 표면이 외측으로 노출되도록 한다.Subsequently, as shown in FIG. 2B, after forming a photo pattern (not shown) on the TEOS 8, the TEOS 8, the nitride film 6, and the oxide film 4 are dried by a predetermined area by dry etching. It is removed so that the surface of the silicon substrate 2 is exposed outward.

이어서, 도2c에 도시된 바와 같이, 상기 다수의 막을 통해 노출된 실리콘 서브스트레이트(2)의 표면을 세정(wet)하여, 상기 표면중 다수의 부분적 영역이 소수성으로 변하도록 한다.Then, as shown in Fig. 2C, the surface of the silicon substrate 2 exposed through the plurality of films is wetted so that a plurality of partial regions of the surface turn hydrophobic.

이어서, 도2d에 도시된 바와 같이, 상기 다수의 막을 마스크로 하여, 상기 노출된 실리콘 서브스트레이트(2)를 식각함으로써, 일정 깊이의 트렌치(10)를 형성하고, 상기 트렌치(10)의 바닥면으로부터 상부로 연장되어서는 다수의 실리콘 노즐(12)이 형성되도록 한다.Subsequently, as shown in FIG. 2D, the exposed silicon substrate 2 is etched using the plurality of films as a mask to form a trench 10 having a predetermined depth, and the bottom surface of the trench 10. Extending from above, a number of silicon nozzles 12 are formed.

즉, 상기 세정 공정에 의해 실리콘 서브스트레이트(2)의 표면중 소정 영역이소수성으로 변화되었는데, 이 소수성으로 변화된 부분은 식각 공정에 의해 식각되지 않고 잔존함으로써, 일정 길이의 실리콘 노즐(12)이 자연스럽게 형성되는 것이다.That is, a predetermined region of the surface of the silicon substrate 2 is changed to hydrophobicity by the cleaning process, and the hydrophobicly changed portion remains without being etched by the etching process, so that the silicon nozzle 12 having a predetermined length naturally occurs. It is formed.

이어서, 도2e에 도시된 바와 같이, 상기 트렌치(10) 내측에 상기 다수의 실리콘 노즐(12)을 감싸며 절연막(14)이 성장되도록 한다.Subsequently, as illustrated in FIG. 2E, the insulating layer 14 is grown while surrounding the plurality of silicon nozzles 12 inside the trench 10.

이때, 상기 트렌치(10)의 내측에는 이미 다수의 실리콘 노즐(12)이 형성되어 있기 때문에, 절연막(14)이 매우 균일하게 성장된다. 실제로, 상기 절연막(14)의 성장은 반도체 소자에 최소의 열적 영향을 줄 수 있도록 대략 50~100℃ 범위내에서 수행될 수 있으며, 이 경우에도 상기 절연막(14) 내측에는 보이드가 전혀 형성되지 않게 된다.At this time, since a plurality of silicon nozzles 12 are already formed inside the trench 10, the insulating film 14 is grown very uniformly. In fact, the growth of the insulating film 14 may be performed in a range of approximately 50 to 100 ° C. to minimize the thermal effect on the semiconductor device. In this case, no voids may be formed inside the insulating film 14. do.

상술한 바와같이, 본 발명에 따른 반도체 소자의 샐로우 트렌치 분리막 구조 및 그 제조 방법은, 절연막의 성장시 보이드를 근본적으로 제거할 수 있고, 또한 절연막을 저온에서 성장시키는 것이 가능하여 반도체 소자의 전기적 특성을 대폭 향상시킬 수 있는 효과가 있다.As described above, the shallow trench isolation structure of the semiconductor device and the manufacturing method thereof according to the present invention can fundamentally remove voids during the growth of the insulating film, and also enable the insulating film to be grown at low temperature, thereby reducing the electrical conductivity of the semiconductor device. There is an effect that can significantly improve the characteristics.

이상에서 설명한 것은 본 발명에 따른 반도체 소자의 샐로우 트렌치 분리막 구조 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자가라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이있다고 할 것이다.What has been described above is just one embodiment for carrying out the structure of the shallow trench isolation structure and the manufacturing method of the semiconductor device according to the present invention, the present invention is not limited to the above-described embodiment, in the claims As claimed, any person having ordinary skill in the art without departing from the gist of the present invention will have the technical spirit of the present invention to the extent that various modifications can be made.

Claims (4)

실리콘 서브스트레이트에서 다수의 반도체 소자를 전기적으로 분리하기 위한 샐로우 트렌치 분리막 구조에 있어서,In a shallow trench separator structure for electrically separating a plurality of semiconductor devices from a silicon substrate, 상기 실리콘 서브스트레이트에 형성된 일정 깊이의 트렌치;Trenches of predetermined depth formed in said silicon substrate; 상기 트렌치의 바닥면에서 상부를 향하여 일정 길이 연장된 다수의 실리콘 노즐; 및,A plurality of silicon nozzles extending a predetermined length from the bottom of the trench to the top; And, 상기 트렌치 내측에서 상기 다수의 실리콘 노즐을 감싸며 상부로 일정 두께만큼 성장된 절연막을 포함하여 이루어진 반도체 소자의 샐로우 트렌치 분리막 구조.A shallow trench isolation structure of a semiconductor device including an insulating film formed to cover the plurality of silicon nozzles inside the trench and grown to a predetermined thickness. 제 1 항에 있어서, 상기 실리콘 노즐은 크기가 0.1~0.5㎛ 이내로 형성된 것을 특징으로 하는 반도체 소자의 샐로우 트렌치 분리막 구조.The shallow trench isolation structure of claim 1, wherein the silicon nozzle is formed within a size of about 0.1 μm to about 0.5 μm. 실리콘 서브스트레이트 위에 순차적으로 실리콘 산화막, 실리콘 질화막 및 TEOS(Tetra Ethyl Ortho Silicate)를 형성하는 단계;Sequentially forming a silicon oxide film, a silicon nitride film, and TEOS (Tetra Ethyl Ortho Silicate) on the silicon substrate; 상기 TEOS 위에 포토 패턴을 형성한 후, 건식 식각으로 상기 TEOS, 질화막 및 산화막을 일정 영역만큼 제거하는 단계;Forming a photo pattern on the TEOS, and then removing the TEOS, the nitride layer, and the oxide layer by a predetermined region by dry etching; 상기 산화막을 통해 노출된 실리콘 서브스트레이트의 표면을 세정하여, 상기 표면중 다수의 부분적 영역이 소수성으로 변하도록 하는 단계;Cleaning the surface of the silicon substrate exposed through the oxide film to cause a plurality of partial regions of the surface to become hydrophobic; 상기 산화막을 마스크로 하여, 상기 노출된 실리콘 서브스트레이트를 식각하여 트렌치를 형성하고, 상기 트렌치의 바닥면으로부터 상부로 연장되어서는 다수의 실리콘 노즐이 형성되도록 하는 단계; 및,Etching the exposed silicon substrate to form a trench using the oxide film as a mask, and forming a plurality of silicon nozzles extending from the bottom of the trench to an upper portion thereof; And, 상기 트렌치 내측에 상기 다수의 실리콘 노즐을 감싸며 절연막이 성장되도록 하는 단계를 포함하여 이루어진 반도체 소자의 샐로우 트렌치 분리막 제조 방법.And covering the plurality of silicon nozzles inside the trench to allow an insulating film to be grown. 제3항에 있어서, 상기 절연막 성장은 50~100℃ 범위내에서 수행됨을 특징으로 하는 반도체 소자의 샐로우 트렌치 분리막 제조 방법.The method of claim 3, wherein the insulating film growth is performed in a range of 50 ° C. to 100 ° C. 5.
KR1020020085847A 2002-12-28 2002-12-28 shallow trench isolation of semiconductor device and its manufacturing method KR20040059260A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020085847A KR20040059260A (en) 2002-12-28 2002-12-28 shallow trench isolation of semiconductor device and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020085847A KR20040059260A (en) 2002-12-28 2002-12-28 shallow trench isolation of semiconductor device and its manufacturing method

Publications (1)

Publication Number Publication Date
KR20040059260A true KR20040059260A (en) 2004-07-05

Family

ID=37351284

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020085847A KR20040059260A (en) 2002-12-28 2002-12-28 shallow trench isolation of semiconductor device and its manufacturing method

Country Status (1)

Country Link
KR (1) KR20040059260A (en)

Similar Documents

Publication Publication Date Title
KR20020071063A (en) Dent free trench isolation structure and method for fabricating the same
KR100234408B1 (en) Isolatoin Method for Smiconductor Device
KR20020042251A (en) Fabrication method of isolation structure for semiconductor device
US6872632B2 (en) Method of fabricating semiconductor device
KR100456705B1 (en) Semiconductor device having regions of insulating material formed in a semiconductor substrate and process of making the device
KR20040059260A (en) shallow trench isolation of semiconductor device and its manufacturing method
KR100895824B1 (en) Method for forming isolation layer of semiconductor device
KR100295918B1 (en) Trench isolation method utilizing selective epitaxial growth
KR100328265B1 (en) Shallow trench isolation manufacturing method of semiconductor devices
KR19990021358A (en) Device Separation Method of Semiconductor Devices
KR100587084B1 (en) method for fabricating semiconductor device
KR0146626B1 (en) Method for forming the separating film of semiconductor device
KR100703841B1 (en) Method for forming trench type isolation layer in semiconductor device
KR100416813B1 (en) Field Oxide Formation Method of Semiconductor Device
KR101185852B1 (en) Method for forming isolation layer of semiconductor device
KR100461329B1 (en) Method for fabricating device isolation film of semiconductor device
KR100521449B1 (en) Isolation Layer of Semiconductor Device and manufacturing process thereof
KR20010002305A (en) Shallow trench isolation manufacturing method
KR20030052663A (en) method for isolating semiconductor device
KR100252768B1 (en) Method for forming device isolation of semiconductor device
KR20100008966A (en) Method for fabricating semiconductor device
KR100545180B1 (en) Isolation Layer of Semiconductor Device and manufacturing process thereof
KR100289658B1 (en) Semiconductor Device Separation Method
KR100454850B1 (en) Method for manufacturing shallow trench isolation of semiconductor devices
KR940005720B1 (en) Manufacturing method for elements segregation of semiconductor device

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application