KR20040057823A - Method of forming a storage node in the non-volatile memory device - Google Patents
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Abstract
Description
본 발명은 비휘발성 메모리의 커패시터 제조방법에 관한 것으로서, 특히 DRAM 등의 메모리의 컵형 또는 실린더형 스토리지노드 전극 제조 공정시 스토리지노드 전극 표면에 반구형 요철 실리콘을 형성시켜 정전용량을 크게 증가시킬 수 있는 비휘발성 메모리의 스토리지노드 전극 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a nonvolatile memory, and more particularly, to form a hemispherical uneven silicon on the surface of a storage node electrode in a cup or cylindrical storage node electrode manufacturing process of a memory such as DRAM, which can greatly increase capacitance. A method of manufacturing a storage node electrode of a volatile memory.
현재, 반도체 메모리 소자는 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나, 반도체 소자의 고집적화가 이루어질수록 커패시터의 면적은 급격하게 감소하고 있기 때문에 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스를 더욱 증가시켜야만 한다.At present, in order to achieve high integration of semiconductor memory devices, research / development has been actively conducted on reduction of cell area and reduction of operating voltage. In addition, since the area of the capacitor decreases rapidly as the integration of semiconductor devices increases, the charge required for the operation of the memory device, that is, the capacitance secured in the unit area must be further increased.
한편, 메모리 셀에 사용되는 커패시터의 기본 구조는 스토리지노드(storage node) 전극, 유전체막 및 플레이트노드(plate node) 전극으로 구성된다. 이러한 구조를 가지는 커패시터는 작은 면적 내에서 보다 큰 고정전용량을 얻기 위해서 첫째 얇은 유전체막 두께를 확보하거나, 둘째 3차원적인 커패시터의 구조를 통해서 유효 면적을 증가하거나, 셋째 유전율이 높은 물질을 사용하여 유전체막을 형성하는 등의 몇 가지 조건이 만족되어야만 한다.Meanwhile, a basic structure of a capacitor used in a memory cell is composed of a storage node electrode, a dielectric film, and a plate node electrode. Capacitors having such a structure have a first thin dielectric film thickness to increase the fixed capacitance in a small area, increase the effective area through the structure of the three-dimensional capacitor, or use a high dielectric constant material. Some conditions, such as forming a dielectric film, must be satisfied.
그 중에서도, 3차원 구조로 스토리지노드 전극의 단면적을 증가시켜 고정전용량을 확보하기 위한 스토리지노드 전극의 구조는 스택(stack), 트렌치(trench), 실린더(cylinder), 핀(fin), 스택실린더(stack cylinder) 등이 있다.Among them, the structure of the storage node electrode to secure the fixed capacitance by increasing the cross-sectional area of the storage node electrode in the three-dimensional structure is stack, trench, cylinder, fin, stack cylinder (stack cylinder).
한편, 커패시터의 유효 면적을 증가시키기 위한 방법으로는 스토리지노드 전극의 실리콘을 반구형 요철(凹凸)로 성장시켜 표면적으로 증가시키는 선택적 MPS(Selective Meta-stable Polysilicon) 성장 기술이 있다. 이러한 선택적 MPS 기술은 저농도 도프트(low doped), 언도프트(undoped) 비정질 실리콘막 또는 폴리 실리콘막을 증착시키고 Si2H6가스를 이용하여 실리콘을 시딩(seeding)한 후에 고진공에서 어닐링 공정을 실시하면 실리콘 원자의 이동 성질에 의해 실리콘 박막의 표면이 요철화된 스토리지노드 전극을 형성할 수 있다. 그리고, MPS 공정 이후에는 추가적으로 실리콘막내에 부족한 도전성을 보충하기 위해서 P이온 도핑 처리공정을 실시한다.On the other hand, a method for increasing the effective area of the capacitor is a selective meta-stable polysilicon (MPS) growth technology that grows the surface area by growing the silicon of the storage node electrode into hemispherical irregularities. This selective MPS technology is characterized by depositing a low doped, undoped amorphous silicon film or polysilicon film and seeding the silicon using Si 2 H 6 gas followed by annealing in high vacuum. Due to the mobility of the silicon atoms, the surface of the silicon thin film may form an uneven storage node electrode. After the MPS process, a P ion doping treatment step is further performed to compensate for the lack of conductivity in the silicon film.
도 1은 종래 기술에 의한 비휘발성 메모리의 스토리지노드 전극을 나타낸 수직 단면도이다. 도 1을 참조하면, 종래의 컵(cup)형 스토리지노드 전극의 제조 방법은 다음과 같다.1 is a vertical cross-sectional view showing a storage node electrode of a nonvolatile memory according to the prior art. Referring to FIG. 1, a conventional cup-type storage node electrode manufacturing method is as follows.
우선, 반도체 기판(10)의 하부 구조물에 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass), SiON 등의 하부 층간 절연막(22)을 형성한다. 여기서 하부 구조물은 기판(10)에 소자분리막(12)이 형성되며 기판(10)에 게이트 산화막(14) 및 게이트 전극(16)이 적층되며 게이트 전극(16) 측벽에 스페이서(18)가 형성되며 기판내에 소오스/드레인(20)이 형성되어 있는 셀 트랜지스터를 제조한다. 그리고 소오스 또는 드레인(20)에 접합된 콘택 전극(24) 및 비트라인(26)이 형성된다.First, a lower interlayer insulating film 22 such as USG (Undoped Silicate Glass), BPSG (Boro Phospho Silicate Glass), SiON, or the like is formed in the lower structure of the semiconductor substrate 10. In the lower structure, an isolation layer 12 is formed on the substrate 10, a gate oxide layer 14 and a gate electrode 16 are stacked on the substrate 10, and spacers 18 are formed on sidewalls of the gate electrode 16. A cell transistor in which a source / drain 20 is formed in a substrate is manufactured. In addition, a contact electrode 24 and a bit line 26 bonded to the source or drain 20 are formed.
그리고 하부 층간 절연막(22)내에 콘택홀을 형성하고 도프트 폴리실리콘을 매립한 후에 이를 화학기계적연마(Chemical Mechanical Polishing)하여 소오스/드레인 영역(20)에 접하는 콘택 플러그(28)를 형성한다.A contact hole is formed in the lower interlayer insulating layer 22 and the doped polysilicon is filled, and then chemical mechanical polishing is performed to form the contact plug 28 in contact with the source / drain region 20.
기판 전면에 컵 구조의 스토리지노드 전극을 형성하기 위하여 콘택 플러그(28)가 형성된 하부 층간 절연막(22) 상부에 다시 상부 층간 절연막(30)을 형성하고, 상부 층간 절연막(30)내에 콘택 플러그(28)가 노출되는 개구부를 형성한다.In order to form a storage node electrode having a cup structure on the front surface of the substrate, an upper interlayer insulating layer 30 is formed on the lower interlayer insulating layer 22 on which the contact plug 28 is formed, and the contact plug 28 is formed in the upper interlayer insulating layer 30. ) Forms an opening through which it is exposed.
그리고나서 개구부에 비정질 또는 폴리 실리콘막(32)을 증착한 후에 선택적 실리콘 성장(MPS) 공정을 실시하여 반구형 요철 구조로 실리콘(34)을 성장시켜 컵 구조의 스토리지노드 전극을 형성한다. 이후 스토리지노드 전극에 부족한 도펀트를 보충하면서 정전용량을 높이기 위하여 P 도핑처리를 실시한다.Then, after depositing the amorphous or poly silicon film 32 in the opening, a selective silicon growth (MPS) process is performed to grow silicon 34 in a hemispherical concave-convex structure to form a storage node electrode having a cup structure. After that, the P doping process is performed to increase the capacitance while replenishing the insufficient dopant in the storage node electrode.
상기와 같은 종래 기술에 의한 컵 구조 또는 실린더 구조의 스토리지노드 전극의 제조 공정시 커패시터 용량 증대와 더불어 내부 면적 증가를 위한 MPS 공정이 자주 사용되고 있다.In the manufacturing process of the storage node electrode having a cup structure or a cylinder structure according to the prior art as described above, the MPS process for increasing the internal area as well as the capacitor capacity is frequently used.
그러나, 반도체 메모리의 디자인 룰이 작아짐에 따라 스토리지노드 전극의 공간이 좁을 경우 MPS 성장시 도 2의 a와 같이 스토리지노드 전극의 측면을 따라 MPS로 성장한 실리콘 그레인이 커져서 발생하게 되는 브릿지의 문제점이 있었다.However, as the design rule of the semiconductor memory decreases, when the space of the storage node electrode is narrow, there is a problem of the bridge caused by the growth of the silicon grain grown in the MPS along the side of the storage node electrode as shown in FIG. .
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 스토리지노드 전극용 비정질 실리콘 또는 폴리 실리콘막을 증착하고 고농도 이온 주입을 선택 영역에 이온 주입함으로써 이후 MPS 공정시 고농도 도핑된 부분의 실리콘막에서의 반구형 요철 실리콘막의 성장이 느려지기 때문에 스토리지노드 전극 표면에 형성되는 실리콘 그레인 크기를 부분적으로 제어할 수 있는 비휘발성 메모리의 스토리지노드 전극 제조 방법을 제공하는데 있다.An object of the present invention is to deposit an amorphous silicon or polysilicon film for the storage node electrode and ion implantation of a high concentration ion implantation in the selected region in order to solve the problems of the prior art as described above in the silicon film of the highly doped portion during the MPS process It is to provide a method of manufacturing a storage node electrode of a nonvolatile memory that can partially control the size of the silicon grains formed on the surface of the storage node electrode because of the slow growth of the hemispherical uneven silicon film.
도 1은 종래 기술에 의한 비휘발성 메모리의 스토리지노드 전극을 나타낸 수직 단면도,1 is a vertical cross-sectional view showing a storage node electrode of a nonvolatile memory according to the prior art;
도 2는 종래 기술에 의해 제조된 반구형 요철 표면을 갖는 스토리지노드 전극 형태를 나타낸 도면,2 is a view showing a storage node electrode form having a hemispherical uneven surface manufactured by the prior art,
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 비휘발성 메모리의 스토리지노드 전극 제조 공정을 나타낸 공정 순서도,3A to 3D are flowcharts illustrating a process of manufacturing a storage node electrode of a nonvolatile memory according to an embodiment of the present invention;
도 4는 본 발명의 일 실시예에 따라 제조된 반구형 요철 표면을 갖는 스토리지노드 전극 형태를 나타낸 도면.Figure 4 is a view showing the shape of the storage node electrode having a hemispherical concave-convex surface prepared in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings
100 : 반도체 기판의 하부 구조물100: lower structure of the semiconductor substrate
112, 120 : 층간 절연막112, 120: interlayer insulating film
122 : 개구부122: opening
124 : 비정질 또는 폴리 실리콘막124: amorphous or polysilicon film
126a, 126b : 반구형 요철 실리콘막126a, 126b: hemispherical uneven silicon film
상기 목적을 달성하기 위하여 본 발명은 비휘발성 메모리 장치의 커패시터의 스토리지노드 전극을 제조하는 방법에 있어서, 반도체 기판의 하부 구조물에 층간 절연막을 형성하는 단계와, 층간 절연막에 측면이 보잉 구조를 갖는 개구부를 형성하는 단계와, 보잉 구조를 갖는 개구부내에 비정질 또는 폴리 실리콘막을 증착하는 단계와, 개구부에 이온 주입 공정을 실시하여 개구부 바닥의 비정질 또는 폴리 실리콘막을 선택적으로 고농도로 도핑하는 단계와, 비정질 또는 폴리 실리콘막에 선택적 실리콘 성장공정을 실시하여 고농도 도핑된 바닥 부분만 다른 부분에 비해 작은 반구형 요철 구조로 실리콘을 성장시켜 스토리지노드 전극을 형성하는 단계를 포함한다.In order to achieve the above object, the present invention provides a method of manufacturing a storage node electrode of a capacitor of a nonvolatile memory device, the method comprising: forming an interlayer insulating film on a lower structure of a semiconductor substrate; Forming a film, depositing an amorphous or polysilicon film in the opening having a boeing structure, performing an ion implantation process in the opening, and selectively doping the amorphous or polysilicon film at the bottom of the opening with a high concentration; Performing a selective silicon growth process on the silicon film to grow the silicon in a hemispherical concave-convex structure having only a small concentration of the doped bottom portion compared to other portions to form a storage node electrode.
상기 목적을 달성하기 위하여 본 발명의 다른 방법은 비휘발성 메모리 장치의 커패시터의 스토리지노드 전극을 제조하는 방법에 있어서, 반도체 기판의 하부 구조물에 층간 절연막 및 희생 절연막을 형성하는 단계와, 희생 절연막에 개구부를 형성하는 단계와, 개구부내에 비정질 또는 폴리 실리콘막을 증착하는 단계와, 개구부를 갭필 절연막으로 매립하고 희생 절연막을 선택적으로 제거하는 단계와, 비정질 또는 폴리 실리콘막 외측에 이온 주입 공정을 실시하여 비정질 또는 폴리 실리콘막 외측을 선택적으로 고농도로 도핑하는 단계와, 희생 절연막 및 갭필 절연막을 제거하는 단계와, 비정질 또는 폴리 실리콘막에 선택적 실리콘 성장공정을 실시하여 고농도 도핑된 부분만 다른 부분에 비해 작은 반구형 요철 구조로 실리콘을 성장시켜 스토리지노드 전극을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a storage node electrode of a capacitor of a nonvolatile memory device, the method including: forming an interlayer insulating film and a sacrificial insulating film in a lower structure of a semiconductor substrate, and openings in the sacrificial insulating film. Forming an oxide layer, depositing an amorphous or polysilicon film in the opening, filling the opening with a gapfill insulating film and selectively removing the sacrificial insulating film, and performing an ion implantation process outside the amorphous or polysilicon film to form an amorphous or Selectively doping the outside of the polysilicon film, removing the sacrificial insulating film and the gapfill insulating film, and performing a selective silicon growth process on the amorphous or polysilicon film, so that only the heavily doped portion is smaller than other portions. Storage by growing silicon And forming a electrode DE.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 비휘발성 메모리의 스토리지노드 전극 제조 공정을 나타낸 공정 순서도이다. 이들 도면을 참조하면, 본 발명의 실시예는 컵 구조의 스토리지노드 전극 제조 공정에 대한 것이다.3A to 3D are flowcharts illustrating a process of manufacturing a storage node electrode of a nonvolatile memory according to an exemplary embodiment of the present invention. Referring to these figures, an embodiment of the present invention relates to a storage node electrode manufacturing process of a cup structure.
도 3a에 도시된 바와 같이, 반도체 기판(100)의 하부 구조물에 USG, BPSG, SiON 등의 하부 층간 절연막(112)을 형성한다. 여기서 하부 구조물은 기판(100)에 소자분리막(102)이 형성되며 기판(100)에 게이트 산화막(104) 및 게이트 전극(106)이 적층되며 게이트 전극(106) 측벽에 스페이서(108)가 형성되며 기판내에 소오스/드레인(110)이 형성되어 있는 셀 트랜지스터를 제조한다. 그리고 소오스 또는 드레인(110)에 접합된 콘택 전극(114) 및 비트라인(116)이 형성된다.As shown in FIG. 3A, a lower interlayer insulating layer 112 of USG, BPSG, SiON, or the like is formed in the lower structure of the semiconductor substrate 100. In the lower structure, the device isolation layer 102 is formed on the substrate 100, the gate oxide layer 104 and the gate electrode 106 are stacked on the substrate 100, and a spacer 108 is formed on the sidewalls of the gate electrode 106. A cell transistor in which a source / drain 110 is formed in a substrate is manufactured. The contact electrode 114 and the bit line 116 are formed to be bonded to the source or drain 110.
그리고 하부 층간 절연막(112)내에 콘택홀을 형성하고 도프트 폴리실리콘을 매립한 후에 이를 화학기계적연마하여 소오스/드레인 영역(110)에 접하는 콘택 플러그(118)를 형성한다.A contact hole is formed in the lower interlayer insulating layer 112, and the doped polysilicon is buried, and then chemically polished to form a contact plug 118 contacting the source / drain region 110.
기판 전면에 컵 구조의 스토리지노드 전극을 형성하기 위하여 콘택 플러그(118)가 형성된 하부 층간 절연막(112) 상부에 다시 상부 층간 절연막(120)을 형성하고, 상부 층간 절연막(120)내에 콘택 플러그(118)가 노출되는 개구부(122)를 형성한다. 이때 개구부(122)는 습식 식각 공정으로 식각해서 형성하므로 측면에 보잉(bowing) 현상이 발생한다.In order to form a storage node electrode having a cup structure on the front surface of the substrate, an upper interlayer insulating layer 120 is formed on the lower interlayer insulating layer 112 on which the contact plug 118 is formed, and the contact plug 118 is formed in the upper interlayer insulating layer 120. ) Forms an opening 122 through which it is exposed. At this time, since the opening 122 is formed by etching by a wet etching process, a bowing phenomenon occurs on the side surface.
도 3b에 도시된 바와 같이, 보잉 구조를 갖는 개구부(122)내에 비정질 또는 폴리 실리콘막(124)을 증착한다. 이때 비정질 또는 폴리 실리콘막(124)은 적어도 1층 이상의 막으로 이루어지며 그 두께는 10Å∼5000??로 한다. 본 발명의 비정질 또는 폴리 실리콘막(124)은 도프트 실리콘막이 단층으로 이루어지거나 도프트 및 언도프트막이 순차 적층된 다층 막으로 이루어지는 것이 바람직하다.As shown in FIG. 3B, an amorphous or polysilicon film 124 is deposited in the opening 122 having the bowing structure. At this time, the amorphous or polysilicon film 124 is formed of at least one film and the thickness thereof is 10 kPa to 5000 kPa. The amorphous or polysilicon film 124 of the present invention is preferably made of a single layer of a doped silicon film or a multilayer film in which doped and undoped films are sequentially stacked.
도 3c에 도시된 바와 같이, 개구부에 이온 주입 공정을 실시하여 개구부 바닥의 비정질 또는 폴리 실리콘막(124)을 선택적으로 고농도로 도핑한다. 이때, 이온 주입 공정은 마스크없이 상부 층간 절연막(120) 전면에 실시한다. 이온 주입의 도펀트는 PH3, As, 또는 Sb이며 도펀트 농도는 1.0E1∼1.0E20atoms/㎝3로 한다. 또한 이온 주입의 틸트 각도는 0°∼30°이며 이온 주입 에너지는 1.0KeV∼10MeV로한다.As shown in FIG. 3C, an ion implantation process is performed in the opening to selectively dop the amorphous or polysilicon film 124 at the bottom of the opening at a high concentration. At this time, the ion implantation process is performed on the entire upper interlayer insulating film 120 without a mask. The dopant for ion implantation is PH3, As, or Sb, and the dopant concentration is 1.0E1 to 1.0E20 atoms / cm 3 . The tilt angle of the ion implantation is 0 ° to 30 ° and the ion implantation energy is 1.0KeV to 10MeV.
본 발명의 실시예에서 개구부(122)는 측면이 습식 식각에 의해 보잉 구조를 갖기 때문에 이온 주입 공정시 측면 부분을 제외하고 개구부 바닥 부분에 도펀트가 이온 주입되게 된다.In the exemplary embodiment of the present invention, since the opening 122 has a bowing structure by wet etching, the dopant is ion-implanted in the bottom portion of the opening except for the side portion during the ion implantation process.
도 3d에 도시된 바와 같이, 비정질 또는 폴리 실리콘막(124)에 선택적 실리콘 성장(MPS) 공정을 실시하여 고농도 도핑된 바닥 부분의 실리콘막(126b)만 다른 부분(126a)에 비해 작은 반구형 요철 구조로 실리콘이 성장된 컵 구조의 스토리지노드 전극을 형성한다. 이후 스토리지노드 전극에 부족한 도펀트를 보충하면서 정전용량을 높이기 위하여 P 도핑처리를 실시한다.As shown in FIG. 3D, an amorphous or polysilicon film 124 is subjected to a selective silicon growth (MPS) process so that only the silicon layer 126b of the heavily doped bottom portion is smaller than the other portion 126a. As a result, a cup node-type storage node electrode in which silicon is grown is formed. After that, the P doping process is performed to increase the capacitance while replenishing the insufficient dopant in the storage node electrode.
도 4는 본 발명의 일 실시예에 따라 제조된 반구형 요철 표면을 갖는 스토리지노드 전극 형태를 나타낸 도면이다. 도 4a에 도시된 바와 같이, 본 발명의 제조 방법은 비정질 또는 폴리 실리콘막의 도핑 농도에 따라 실리콘 그레인의 성장 속도 차이가 있음을 이용하여 커패시터의 스토리지노드 전극 하부 부분만 고농도로 이온 주입한다. 이로 인해 스토리지노드 전극의 하부의 실리콘만 고농도로 만들어 다른 부분에 비해 MPS 성장이 느려진다.4 is a view showing a storage node electrode shape having a hemispherical uneven surface manufactured according to an embodiment of the present invention. As shown in FIG. 4A, the manufacturing method of the present invention uses the difference in the growth rate of silicon grains according to the doping concentration of an amorphous or polysilicon film, and implants only the lower portion of the storage node electrode of the capacitor at a high concentration. As a result, only the silicon at the bottom of the storage node electrode is made high, which slows down MPS growth compared to other parts.
따라서 본 발명은 스토리지노드 전극의 커패시터 용량 증대를 위하여 실시되는 선택적 실리콘 성장(MPS) 공정시 과다 성장하는 실리콘막 표면만 선택적으로 반구형 요철로 성장되는 실리콘 그레인의 크기를 도면 부호 b와 같이 작게 제어할 수 있다.Therefore, the present invention can control the size of the silicon grain selectively grown only in the hemispherical concave and convex unevenness during the selective silicon growth (MPS) process to increase the capacitor capacity of the storage node electrode as shown in b Can be.
한편, 본 발명의 다른 실시예는 실린더형 스토리지노드 전극 제조 방법에 대한 것이다. 도면에 도시하지 않았지만, 본 발명은 상술한 컵 구조의 스토리지노드 전극의 제조 공정을 실린더형 스토리지노드 전극 제조 공정에도 적용할 수 있다.On the other hand, another embodiment of the present invention relates to a cylindrical storage node electrode manufacturing method. Although not shown in the drawings, the present invention can be applied to the manufacturing process of the storage node electrode of the cup structure described above to the cylindrical storage node electrode manufacturing process.
층간 절연막 상부에 희생 절연막을 형성하고, 희생 절연막에 콘택 플러그가 노출되는 개구부를 형성한다. 그리고 개구부내에 비정질 또는 폴리 실리콘막을 증착한 후에, 개구부를 갭필 절연막으로 매립하고 희생 절연막을 선택적으로 제거한다. 비정질 또는 폴리 실리콘막 외측에 이온 주입 공정을 실시하여 비정질 또는 폴리 실리콘막 외측을 선택적으로 고농도로 도핑한 후에, 희생 절연막 및 갭필 절연막을 제거한다. 그리고나서 비정질 또는 폴리 실리콘막에 선택적 실리콘 성장(MPS) 공정을 실시하여 고농도 도핑된 부분만 다른 부분에 비해 작은 반구형 요철 구조로 실리콘을 성장시켜 실린더형 스토리지노드 전극을 형성한다.A sacrificial insulating film is formed over the interlayer insulating film, and an opening through which the contact plug is exposed is formed in the sacrificial insulating film. After depositing an amorphous or polysilicon film in the opening, the opening is filled with a gapfill insulating film and the sacrificial insulating film is selectively removed. After the ion implantation process is performed outside the amorphous or polysilicon film to selectively doping the amorphous or polysilicon film to a high concentration, the sacrificial insulating film and the gapfill insulating film are removed. Then, a selective silicon growth (MPS) process is performed on the amorphous or polysilicon film to grow the silicon in a hemispherical concave-convex structure having only a high concentration of the doped portion compared to the other portion to form a cylindrical storage node electrode.
이와 같이 본 발명의 다른 실시예에 따라 실린더 스토리지노드 전극용 실리콘막 외측에 이온 주입을 선택적으로 하게 되면, 이후 MPS 공정시 도핑 농도 차이로 인해 실리콘 그레인의 성장 속도가 달라져 외측 부위의 실리콘 그레인 크기가 다른 부분에 비해 작게 성장하게 된다. 따라서 스토리지노드 전극 사이의 공간이 작을 경우 외측 전극 표면의 반구형 요철 형태의 실리콘 그레인 크기를 작게 제어하여 전극 사이의 브릿지를 미연에 방지할 수 있다.As such, when ion implantation is selectively performed outside the silicon film for the cylinder storage node electrode according to another embodiment of the present invention, the growth rate of the silicon grain is changed due to the doping concentration difference during the MPS process, thereby increasing the size of the silicon grain of the outer portion. It grows smaller than other parts. Accordingly, when the space between the storage node electrodes is small, the size of the hemispherical uneven silicon grain on the outer electrode surface is controlled to be small to prevent the bridge between the electrodes.
상술한 바와 같이, 본 발명은 스토리지노드 전극용 비정질 실리콘 또는 폴리 실리콘막을 증착하고 고농도 이온 주입을 선택 영역에 이온 주입함으로써 이후 MPS공정시 고농도 도핑된 부분의 실리콘막에서의 반구형 요철 실리콘막의 성장이 느려지기 때문에 스토리지노드 전극 표면에 형성되는 실리콘 그레인 크기를 부분적으로 제어할 수 있다.As described above, the present invention deposits an amorphous silicon or polysilicon film for a storage node electrode and ion implants a high concentration ion implantation into a selected region, thereby slowing the growth of the hemispherical uneven silicon film in the silicon film of the highly doped portion during the MPS process. This allows partial control of the silicon grain size formed on the storage node electrode surface.
따라서, 본 발명은 컵 또는 실린더 스토리지노드 전극의 표면적을 넓히기 위한 MPS 공정시 반구형 요철 실리콘 그레인 크기를 제어할 수 있으며 소자 동작에 필요한 높은 정전용량을 확보할 수 있는 효과가 있다.Therefore, the present invention can control the hemispherical uneven silicon grain size during the MPS process to increase the surface area of the cup or cylinder storage node electrode, and can secure a high capacitance required for device operation.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100724327B1 (en) * | 2004-06-24 | 2007-06-04 | 엘피다 메모리 가부시키가이샤 | Semiconductor device and method for manufacturing the same |
| KR101128894B1 (en) * | 2010-09-01 | 2012-03-26 | 주식회사 하이닉스반도체 | Semiconductor device and method for forming the same |
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2002
- 2002-12-26 KR KR1020020084643A patent/KR20040057823A/en not_active Application Discontinuation
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