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KR20040055460A - 반도체소자의 엘디디 형성방법 - Google Patents

반도체소자의 엘디디 형성방법 Download PDF

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Publication number
KR20040055460A
KR20040055460A KR1020020082145A KR20020082145A KR20040055460A KR 20040055460 A KR20040055460 A KR 20040055460A KR 1020020082145 A KR1020020082145 A KR 1020020082145A KR 20020082145 A KR20020082145 A KR 20020082145A KR 20040055460 A KR20040055460 A KR 20040055460A
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KR
South Korea
Prior art keywords
forming
region
ion implantation
silicon wafer
oxide film
Prior art date
Application number
KR1020020082145A
Other languages
English (en)
Inventor
곽노열
이동호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

본 발명은 반도체소자의 엘디디(LDD) 형성방법를 개시한다. 개시된 발명은, 실리콘웨이퍼에 활성영역과 소자분리영역을 한정하는 소자분리막을 형성하는 단계; 실리콘웨이퍼의 활성영역상에 게이트산화막과 게이트전극을 적층하는 단계; 상기 게이트전극과 게이트산화막을 포함한 실리콘기판의 활성영역의 일부표면에 걸쳐 절연막스페이서를 형성하는 단계; 상기 절연막스페이서를 마스크로 상기 실리콘웨이퍼의 활성영역에 이온주입을 실시하여 상기 실리콘웨이퍼내에 이온주입층을 형성하는 단계 ; 및 아닐링공정을 통해 상기 이온주입층을 활성화시켜 상기 실리콘웨이퍼내에 LDD영역과 소오스/드레인영역을 형성하는 단계를 포함하여 구성되어, P형 MOS에서의 핫 캐리어 주입에 의한 게이트산화막 약화(degradation)문제를 해결할 수 있는 것이다.

Description

반도체소자의 엘디디 형성방법{Method for forming LDD region in semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 P형 MOS에서의 핫캐리어 주입에 의한 게이트산화막 약화(degradation)문제를 해결할 수 있는 반도체소자의 엘디디(LDD) 형성방법에 관한 것이다.
일반적으로 핫 전자에 의한 게이트산화막의 약화(degradation)를 억제하기 위하여 사용되는 방법은 접합영역과 게이트산화막사이에 접합영역의 도핑농도보다적은 농도로 이온주입에 의한 완충영역을 만들어 핫전자의 영향을 제거하는 LDD(light doped drain) 구조가 사용되고 있다.
기존의 디바이스에서는 p형 모스의 경우 n+ 폴리를 이용하여 채널영역에 디플리션 모드(depletion mode)에 의한 채널을 형성하는 매립 채널을 이용하고 있었다. 그러나, 이러한 매립 채널의 경우 문턱전압 조절 도펀트와 접합 형성을 위한 도펀트들이 후속 열처리공정에 의해 TED(transient enhanced diffusion)이 발생하여 접합의 깊이 방향으로의 확산이 발생하고 게이트산화막의 질을 저하시키는 원인이 되고 있다.
기존의 p MOS를 형성하기 위해서는 BF2이온을 이용하여 이온주입을 실시하고 있으나 F19 이온 역시 게이트산화막의 질을 저하시키는 원인이 되어 이에 따라 전기적으로 안정된 트랜지스터의 구현에 어려움을 갖고 있다.
또한, 현재 nMOS의 형성과 동일하게 진행하기 위해서는 LDD 형성을 위한 공정을 p형 MOS 형성을 위한 공정에 P형 LDD 단계의 추가가 필수적이다.
P+ 소오스/드레인의 경우 이온주입되는 P 타입 도펀트의 TED 특성을 고려하여 후속 열처리 공정까지도 피하게 되고, 이러한 부족한 후속 열처리 공정으로인하여 저항의 증가에 의한 드레인 전류 흐름에 영향을 미쳐 트랜지스터 저하의 원인을 제공하기도 한다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, P+ 폴리를 이용함에 따라 발생하는 P형 MOS에서의 핫캐리어 주입에 의한 게이트산화막 약화(degradation) 문제를 해결할 수 있는 반도체소자의 LDD 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1e는 본 발명에 따른 반도체소자의 LDD 형성방법을 설명하기 위한 공정단면도.
[도면부호의설명]
11 : 실리콘웨이퍼 13 : 소자분리막
15 : 게이트산화막 17 : 게이트전극
19 : 절연막스페이서 21a : LDD영역
21 : 소오스/드레인영역
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 LDD 형성방법은, 실리콘웨이퍼에 활성영역과 소자분리영역을 한정하는 소자분리막을 형성하는 단계;
실리콘웨이퍼의 활성영역상에 게이트산화막과 게이트전극을 적층하는 단계;
상기 게이트전극과 게이트산화막을 포함한 실리콘기판의 활성영역의 일부표면에 걸쳐 절연막스페이서를 형성하는 단계;
상기 절연막스페이서를 마스크로 상기 실리콘웨이퍼의 활성영역에 이온주입을 실시하여 상기 실리콘웨이퍼내에 이온주입층을 형성하는 단계; 및
아닐링공정을 통해 상기 이온주입층을 활성화시켜 상기 실리콘웨이퍼내에 LDD영역과 소오스/드레인영역을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 LDD 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체소자의 LDD 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 LDD 형성방법은, 도 1a에 도시된 바와같이, 먼저 P형 실리콘웨이퍼(11)상에 소자 형성을 위한 소자분리막(13)을 형성하고, 각각의 MOS를 형성하기 위하여 웰 임플란트를 진행한후 p형 MOS와 n형 MOS 각각의 소자를 형성하기 위한 문턱전압 조절용 이온주입을 실시한다.
그다음, 실리콘웨이퍼(11)상에 게이트산화막(15)를 증착한후 이중 게이트 형성을 위한 언도프트 폴리실리콘층(17)을 약 700 Å 이상의 두께를 갖도록 화학적 기상증착법을 이용하여 증착한다. 이때, 상기 게이트산화막(15)을 형성하는 전 단계에서 희석된 HF 또는 SC-1 용액을 이용하여 상기 실리콘웨이퍼(11) 표면을 세정한다. 또한, 상기 게이트산화막(15)은 750 ℃ 내지 850 ℃의 온도에서 수소 및 산소를 이용한 습식산화공정을 진행한후 800 ℃ 내지 950 ℃의 온도 및 질소분위기에서 20 내지 30분간 열처리하는 단계에 의해 형성한다. 이때, 상기 게이트산화막 (15)은 40∼100Å의 두께로 형성한다.
한편, 이중 게이트를 형성하기 위한 언도프트 비정질 실리콘은 510 내지 550℃의 온도 및 0.1 내지 3.0 Torr 의 압력조건에서 SiH4또는 Si2H6등의 실리콘 소오스 가스를 이용한 저압화학기상증착법(즉, LP-CVD)으로 증착한다.
이어서, 언도프트 폴리실리콘층(17)을 전극화하기 위하여 nMOS와 pMOS 각각의 트랜지스터에 포토 마스크작업에 의한 패터닝을 통해 전극 형성을 위한 폴리 형성 마스킹작업을 실시한후 nMOS와 pMOS 각각의 영역에 이온주입을 실시한다. 이때, n형 MOS에는 n형 도펀트를 이용하여 이온주입을 실시하고, p형 MOS 영역에는 p형 도펀트를 이용하여 이온주입을 실시한다. 이후 언도프트 폴리실리콘층(17)상에 이온주입을 실시한후 추가로 WNx, W을 순차적으로 증착한다.
또한, 상기 이온주입 진행시, n+ 폴리실리콘 형성에 있어서는 n+ 폴리실리콘 임플란트로서 P31(phosphorus)이용하는데, 이온주입에너지는 10∼30 KeV, 이온주입량은 1E14∼1E16 이온/cm2으로 진행하며, 폴리실리콘내의 상호확산을 원활하게 하기 위하여 0°틸트로 진행한다. 또한, p+ 폴리실리콘 형성에 있어서는 p+ 폴리실리콘 임플란트로서 BF249(difluorine boron) 또는 B11(boron)을 이용하는데, 이온주입에너지는 5∼30 KeV, 이온주입량은 1E14∼1E16 이온/cm2으로 진행하며, 폴리실리콘내의 균일한 도핑 프로파일을 갖도록 상호확산을 원활하게 하기 위하여 0°틸트로 진행한다.
한편, 상기 언도프트 폴리실리콘층(17)과 W 과의 계면에서 실리사이드화 (WSix 화)를 방지하며 플루오린의 확산방지막으로써 WNx 박막을 적정 두께로 증착한다. 이때, 상기 WNx 와 W은 스퍼터링방법으로 각각 Ar/N2+W, Ar+W을 이용하여 인시튜로 증착한다. 이때, 상기 WNx/W 의 형성 두께는 50∼100Å / 500∼1000 Å 정도로 한다.
그다음, 도 1b에 도시된 바와같이, 게이트전극을 형성하기 위해 마스크작업을 실시하고 식각공정을 진행하여 게이트전극(17)을 형성한다.
이후, 각각의 폴리실리콘이 식각에 의한 게이트전극의 손실(loss)을 보상하기 위한 폴리의 산화공정을 진행하여 폴리실리콘의 손실부분을 보상(compensation)하고, 산화가 완료된 게이트전극을 후속공정에서의 데미지를 보호하기 위하여 스페이서산화막과 질화막(19)을 증착한다. 이때, 상기 산화공정은 건식식각 분위기에서 50Å 정도로 산화를 실시하고 게이트 스페이서를 형성하기 위하여 산화막을 SiH4또는 Si2H6등의 실리콘 소오스 가스를 저압화학기상증착법(LP-CVD)으로 N2O 가스를 이용하여 형성하거나, 산화막과 질화막으로 구성된 스페이서는 SiH4또는 Si2H6등의 실리콘 소오스 가스를 저압화학기상증착법(LP-CVD)으로 N2O 가스와 NH3가스를 이용하여 증착한다.
이어서, 도 1c에 도시된 바와같이, 마스크작업을 통하여 "A"에서와 같이 선택적으로 접합이 형성될 영역에 위치하는 산화막의 일부분을 제거하여 스페이서(19a)를 형성한다. 이때, 제거되지 않은 영역은 스페이서산화막 만큼의 접합영역위에 산화막을 갖게 된다.
그다음, 도 1d에 도시된 바와같이, 수정된 스페이서(19)가 완성된 영역에 p형 불순물을 이온주입을 실시하여 p형 소오스/드레인영역(21)을 형성한다. 이때, 이온주입시의 도펀트로는 BF2를 이용하고 이온주입에너지는 5∼50 KeV, 이온주입량은 1E14∼1E16 이온/cm2으로 진행한다. 또한, 잔류하는 수정된 스페이서때문에 도펀트 채널링이 제거되어 0°틸트로 이온주입을 실시하므로써 쇄도우 효과(shadow effect)를 피할 수 있다.
이어서, 도 1e에 도시된 바와같이, 상기 p형 소오스/드레인영역(21)이 완료된 영역에 이온주입된 도펀트의 활성화를 위해 RTA(rapid thermal treatmentannealing process)를 실시하여 p형 LDD영역(21a)을 가진 소오스/드레인영역(21)을 형성하므로써 트랜지스터를 완성한다. 이때, 상기 RTA 공정은 F19의 외부확산을 표면방향으로 촉진하기 위하여 N2가스분위기에서 진행하는데, 공정으로는 950℃ 이하온도에서 B11의 TED(transient enhanced diffusion)을 최대한 억제하기 위한 조건으로 N2분위기에서 진행한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 LDD 형성방법에 의하면, 수정된 스페이서에 의해 형성된 개구영역과 개구되지 않은 영역의 잔류 산화막 두께차이에 의해 p형 LDD접합을 형성할 수 있다.
또한, 수정된 스페이서 산화막의 잔류영역에서는 Si-SiO2층의 형성으로 게이트산화막의 질을 저하시킬 수 있는 F19이온을 모아서 제거할 수 있다.
그리고, F19 이온이 제거된 영역에서는 잔류하는 B11의 이온의 거동을 통하여 p형 LDD를 형성할 수 있다.
더욱이, 이러한 TED 능력이 뛰어난 B11의 거동의 조절을 RTA(rapid thermal anneal)을 통하여 도펀트의 깊이방향과 넓이방향의 확산을 효과적으로 제어할 수 있다.
또한, 접합의 도펀트 비율을 필요한 만큼 조절이 용이하고, F19 외부확산에 의한 도펀트의 손실을 억제할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (6)

  1. 실리콘웨이퍼에 활성영역과 소자분리영역을 한정하는 소자분리막을 형성하는 단계;
    실리콘웨이퍼의 활성영역상에 게이트산화막과 게이트전극을 적층하는 단계;
    상기 게이트전극과 게이트산화막을 포함한 실리콘기판의 활성영역의 일부표면에 걸쳐 절연막스페이서를 형성하는 단계;
    상기 절연막스페이서를 마스크로 상기 실리콘웨이퍼의 활성영역에 이온주입을 실시하여 상기 실리콘웨이퍼내에 이온주입층을 형성하는 단계; 및
    아닐링공정을 통해 상기 이온주입층을 활성화시켜 상기 실리콘웨이퍼내에 LDD영역과 소오스/드레인영역을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 엘디디 형성방법.
  2. 제1항에 있어서, 상기 게이트전극은 언도프 폴리실리콘층과 WNx 및 W의 적층 구조로 되어 있는 것을 특징으로하는 반도체소자의 엘디디 형성방법.
  3. 제2항에 있어서, 상기 WNx 와 W은 스퍼터링방법으로 각각 Ar/N2+W, Ar+W을 이용하여 인시튜로 증착하며, 상기 WNx/W 의 두께는 50∼100Å / 500∼1000 Å 정도로 하는 것을 특징으로하는 반도체소자의 엘디디 형성방법.
  4. 제1항에 있어서, 상기 절연막스페이서는 SiH4또는 Si2H6등의 실리콘 소오스 가스를 저압화학기상증착법(LP-CVD)으로 N2O 가스를 이용하여 형성된 산화막이거나, SiH4또는 Si2H6등의 실리콘 소오스 가스를 저압화학기상증착법(LP-CVD)으로 N2O 가스와 NH3가스를 이용하여 증착된 산화막과 질화막으로 구성되는 것을 특징으로하는 반도체소자의 엘디디 형성방법.
  5. 제2항에 있어서, 상기 언도프 폴리실리콘층은 510 내지 550℃의 온도 및 0.1 내지 3.0 Torr 의 압력조건에서 SiH4또는 Si2H6등의 실리콘 소오스 가스를 이용한 저압화학기상증착법으로 증착하는 것을 특징으로하는 반도체소자의 엘디디 형성방법.
  6. 제1항에 있어서, 상기 이온주입시의 도펀트로는 BF2를 이용하고 이온주입에너지는 5∼50 KeV, 이온주입량은 1E14∼1E16 이온/cm2으로 진행하는 것을 특징으로하는 반도체소자의 엘디디 형성방법.
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