KR20040049549A

KR20040049549A - A exposure mask

Info

Publication number: KR20040049549A
Application number: KR1020020077356A
Authority: KR
Inventors: 김광철; 길명군
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-12-06
Filing date: 2002-12-06
Publication date: 2004-06-12

Abstract

PURPOSE: A photomask is provided to increase precision of a pattern and improve reliability and characteristics of a semiconductor device by forming a contact hole of a predetermined size without deteriorating the characteristics of the semiconductor device. CONSTITUTION: Pattern regions of a matrix type are arranged in a photomask wherein the pattern regions alternate with adjacent columns. The pattern region is one of a hole pattern, an island pattern or a line. The photomask is either a PSM(phase shift mask) or a binary mask. The PSM is divided into an OPC(optical proximity correction) part and a non-OPC part.

Description

A exposure mask

본 발명은 노광마스크에 관한 것으로, 특히 반도체소자의 고집적화에 따른 마스크에서의 콘택홀간 피치 감소로 인하여 리소그래피 공정시 기판 상에 콘택홀 패턴 간에 사이드롭이 유발되는 문제점을 해결할 수 있는 노광마스크에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an exposure mask, and more particularly, to an exposure mask that can solve a problem in which sidedrops are caused between contact hole patterns on a substrate during a lithography process due to a decrease in pitch between contact holes in a mask due to high integration of semiconductor devices. .

반도체소자의 고집적화에 따라 사진공정은 한계에 으르게 되었으며 100 ㎚ 급 이하의 패턴을 구현하기 위하여 설계에서 그려지는 패터닝이 마스크로 만들어져 웨이퍼 상에 정확하게 패터닝 되는지를 말하는 패턴의 정밀도로 이어지게 된다.The high integration of semiconductor devices has resulted in limitations in the photographic process, leading to the precision of patterns that tell whether patterning drawn in the design is made as a mask and accurately patterned on the wafer in order to realize patterns of 100 nm or less.

그러므로 패턴과 패턴을 이어주는 역할을 담당하는 콘택홀의 경우 패터닝으 미세화를 이루기 위하여 PSM ( phase shift mask )를 이용하여 100 ㎚ 급 콘택홀 기술에 대응하는 것이 일반적인 추세이다.Therefore, in the case of a contact hole that plays a role of connecting a pattern to a pattern, it is a general trend to correspond to a 100 nm contact hole technology using a phase shift mask (PSM) to achieve fine patterning.

그러나, 콘택과 콘택의 간격, 즉 콘택홀간의 피치 ( pitch ) 가 줄어듦에 따라 PSM 의 최대 약점인 사이드 롭 ( sidelobe ) 현상이 콘택 사이에 발생한다.However, as the distance between the contact and the contact, that is, the pitch between the contact holes, decreases, a sidelobe phenomenon, which is the weakest point of the PSM, occurs between the contacts.

도 1 은 종래기술에 따른 반도체소자의 콘택마스크를 도시한 개략적인 평면도이다.1 is a schematic plan view showing a contact mask of a semiconductor device according to the prior art.

도 1 을 참조하면, 석영기판(11) 상에 콘택영역(13)을 설계하되, 행과 렬을 맞추어 설계한다.Referring to FIG. 1, a contact region 13 is designed on a quartz substrate 11, and designed to match rows and columns.

상기 석영기판(11) 상에 상기 콘택영역(13)을 정의하는 차광패턴(15)을 형성한다. 이때, 상기 차광패턴(15)은 크롬으로 형성한 것이다.A light shielding pattern 15 defining the contact region 13 is formed on the quartz substrate 11. In this case, the light shielding pattern 15 is formed of chromium.

도 2 는 상기 도 1 의 콘택마스크를 이용한 노광 및 현상공정으로 반도체기판(도시안됨)을 도시한 평면 셈사진이다.FIG. 2 is a planar photograph showing a semiconductor substrate (not shown) in an exposure and development process using the contact mask of FIG. 1.

도 2를 참조하면, ⓐ 와 같이 콘택홀 사이에 사이드 롭(21)이 형성된다.Referring to FIG. 2, sidelobs 21 are formed between the contact holes as ⓐ.

콘택홀을 완벽히 정의하기 위한 노광 에너지의 증가가 요구되지만 노광 에너지 증가시 상기 ⓐ 부분에 사이드 롭(21)이 증가하기 때문에 노광 에너지를 증가하지 못하며 이로 인하여 콘택홀 정의가 어렵다.An increase in exposure energy is required to completely define a contact hole, but the exposure energy cannot be increased because the sidelob 21 increases in the ⓐ portion when the exposure energy is increased, which makes it difficult to define the contact hole.

상기 사이드롭(21)이 형성된 상태에서 식각공정을 실시하여 반도체기판이 심각하게 손상된다.The semiconductor substrate is seriously damaged by performing an etching process while the sidedrop 21 is formed.

상기 사이드롭(21)의 유발을 방지하기 위하여 에너지를 증가시키지 않으면 반도체소자의 고집적화에 적합한 콘택홀을 형성할 수 없게 된다.If the energy is not increased to prevent the sidedrop 21 from being induced, it is impossible to form a contact hole suitable for high integration of the semiconductor device.

상기한 바와 같이 종래기술에 따른 반도체소자의 형성방법은, 100 ㎚ 급 이하의 패터닝을 실시할 수 있도록 디자인된 마스크를 이용한 노광 공정시 노광에 적정한 노광 에너지를 사용하여 사이드롭이 유발되거나, 상기 사이드롭이 유발되지 않는 노광에너지를 사용하여 노광 공정을 진행하여야 하기 때문에 상기 100 ㎚ 급 이하의 패턴을 정의하기 어려워 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.As described above, in the method of forming a semiconductor device according to the prior art, sidedrops are induced by using an exposure energy suitable for exposure during an exposure process using a mask designed to perform patterning of 100 nm or less. Since the exposure process must be performed using exposure energy that does not cause drop, it is difficult to define the pattern of 100 nm or less, which makes it difficult to integrate the semiconductor device.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여,The present invention to solve the above problems according to the prior art,

마스크에서 이웃하는 콘택 영역의 열과 서로 엇갈리게 설계하여 소자의 특성 열화없이 예정된 크기의 콘택홀을 형성함으로써 패턴의 정밀도를 향상시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키며 반도체소자의 고집적화를 가능하게 하는 노광마스크를 제공하는데 그 목적이 있다.Designed to be different from the rows of neighboring contact regions in the mask to form a contact hole of a predetermined size without deteriorating the characteristics of the device, thereby improving the precision of the pattern, thereby improving the characteristics and reliability of the semiconductor device, and enabling high integration of the semiconductor device. The purpose is to provide an exposure mask.

도 1 은 종래기술에 따른 콘택용 노광마스크를 도시한 평면도.1 is a plan view showing an exposure mask for a contact according to the prior art.

도 2 는 상기 도 1 의 마스크를 이용하여 반도체기판 상에 형성한 감광막패턴의 평면 셈사진.FIG. 2 is a planar photograph of a photosensitive film pattern formed on a semiconductor substrate using the mask of FIG.

도 3 은 본 발명의 실시예에 따른 콘택용 노광마스크를 도시한 평면도.3 is a plan view showing an exposure mask for a contact according to an embodiment of the present invention.

도 4 는 상기 도 3 의 마스크를 이용하여 반도체기판 상에 형성한 감광막패턴의 평면 셈사진.4 is a planar photograph of a photosensitive film pattern formed on a semiconductor substrate using the mask of FIG.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

11,31 : 석영기판13,33 : 콘택영역, 투광영역11,31: quartz substrate 13,33: contact area, light transmitting area

15,35 : 차광영역, 크롬21 : 사이드롭 ( sidelobe )15,35: Shading area, Chrome 21: Sidelobe

이상의 목적을 달성하기 위해 본 발명에 따른 노광마스크는,In order to achieve the above object, the exposure mask according to the present invention,

패턴 영역이 매트릭스 형태로 정렬되되, 이웃하는 열과 서로 엇갈리게 정렬되어 설계된 것과,The pattern region is arranged in a matrix form, but is staggered with neighboring columns,

상기 패턴 영역은 홀패턴, 섬패턴 또는 라인 중 어느 하나의 형태인 것과,The pattern region may be one of a hole pattern, an island pattern, or a line.

상기 노광마스크는 위상반전마스크 ( PSM ) 또는 바이너리 마스크이고, 상기 위상반전마스크는 OPC 부분과 비 OPC 부분으로 분리하여 형성하는 것을 특징으로 한다.The exposure mask may be a phase inversion mask (PSM) or a binary mask, and the phase inversion mask may be formed by separating the OPC portion and the non-OPC portion.

한편, 본 발명의 원리는,On the other hand, the principle of the present invention,

반도체소자의 고집적화에 따라 콘택홀간의 피치가 가까워져 반도체소자의 콘택 공정시 유발되는 사이드롭으로 인한 소자의 특성 및 신뢰성 저하를 방지하기 위하여,In order to prevent deterioration of device characteristics and reliability due to sidedrops caused during the contact process of semiconductor devices due to the increase in pitch between contact holes due to high integration of semiconductor devices,

콘택용 노광마스크에서 이웃하는 콘택 영역과의 피치를 증가시키기 위해 이웃하는 열에 형성되는 콘택 영역과 서로 엇갈리게 콘택용 노광마스크를 설계하는 것이다.In order to increase the pitch of neighboring contact regions in the contact exposure mask, the contact exposure mask is designed to be alternated with the contact regions formed in the neighboring rows.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 3 은 본 발명의 실시예에 따른 노광마스크를 도시한 평면도로서, 상기 도 1 에 따른 종래기술의 문제점을 개선하기 위하여 이웃하는 열의 콘택 영역과 서로 엇갈리게 배치하여 콘택 영역의 피치를 증가시켜 설계한 것이다. 여기서, 상기 도 3 의 노광마스크가 위상반전마스크 ( PSM )인 경우는 OPC 부분과 비 OPC 부분으로 분리하여 형성할 수 있다.3 is a plan view illustrating an exposure mask according to an exemplary embodiment of the present invention. In order to improve the problems of the prior art according to FIG. will be. Here, when the exposure mask of FIG. 3 is a phase inversion mask PSM, the exposure mask may be formed by separating the OPC portion and the non-OPC portion.

도 3을 참조하면, 석영기판(31) 상에 콘택영역(33)을 설계하되, 이웃하는 행의 콘택영역(33)과 일직선상이 있지 않도록 이웃하는 열의 콘택 영역(33)과 서로 엇갈리게 설계한다.Referring to FIG. 3, the contact region 33 is designed on the quartz substrate 31, but the contact regions 33 of the neighboring rows are alternately arranged so as not to be in line with the contact regions 33 of the neighboring rows.

상기 설계를 바탕으로 석영기판(31) 상에 상기 콘택영역(33)을 정의하는 차광패턴(35)을 형성한다. 이때, 상기 차광패턴(35)은 크롬으로 형성한 것이다.Based on the design, a light shielding pattern 35 defining the contact region 33 is formed on the quartz substrate 31. In this case, the light blocking pattern 35 is formed of chromium.

도 4 는 상기 도 3 의 콘택마스크를 이용한 노광 및 현상공정으로 반도체기판(도시안됨)을 도시한 평면 셈사진으로서, 사이드롭이 형성되지 않음을 도시한다.FIG. 4 is a planar schematic diagram showing a semiconductor substrate (not shown) in the exposure and development process using the contact mask of FIG. 3, showing that no sidedrop is formed.

본 발명의 다른 실시예는 콘택홀을 형성하기 위한 노광마스크 외에 다른 패턴을 형성하기 위한 노광마스크에 적용하는 것이다. 예를 들면, 섬패턴이나 라인 패턴이 있다.Another embodiment of the present invention is applied to an exposure mask for forming another pattern in addition to the exposure mask for forming contact holes. For example, there are island patterns and line patterns.

또한, 바이너리 레티클 제작에 본 발명의 원리를 적용할 수도 있다.It is also possible to apply the principles of the present invention to binary reticle fabrication.

이상에서 설명한 바와 같이 본 발명에 따른 노광마스크는, 이웃하는 열간의 콘택영역이 서로 엇갈리게 설계하여 콘택영역 간의 피치를 크게 하여 노광마스크를 설계함으로써 상기 노광마스크를 이용한 노광 및 현상공정시 감광막패턴에 사이드롭이 유발되는 현상을 방지하여 예정된 콘택홀 패턴을 형성할 수 있어 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.As described above, the exposure mask according to the present invention is designed such that contact areas between neighboring rows are alternated with each other to increase the pitch between contact areas, thereby designing an exposure mask between the photoresist patterns during the exposure and development processes using the exposure mask. The drop-induced phenomenon can be prevented to form a predetermined contact hole pattern, thereby providing an effect of enabling high integration of the semiconductor device.

Claims

An exposure mask characterized in that the pattern region is arranged in a matrix form, but is arranged alternately with the neighboring columns.

The method of claim 1,

The pattern region is a method of forming a semiconductor device, characterized in that any one of a hole pattern, an island pattern or a line.

The method of claim 1,

The exposure mask is a method of forming a semiconductor device, characterized in that the phase inversion mask (PSM) or binary mask.

The method of claim 3, wherein

And the phase inversion mask is formed by separating the OPC portion and the non-OPC portion.