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KR20040029119A - 니켈 규화물을 사용하여 개선된 ｋ 값이 높은 유전체 - Google Patents

니켈 규화물을 사용하여 개선된 ｋ 값이 높은 유전체 Download PDF

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KR20040029119A
KR20040029119A KR10-2004-7003041A KR20047003041A KR20040029119A KR 20040029119 A KR20040029119 A KR 20040029119A KR 20047003041 A KR20047003041 A KR 20047003041A KR 20040029119 A KR20040029119 A KR 20040029119A
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KR
South Korea
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dielectric
layer
gate electrode
nickel
semiconductor
Prior art date
Application number
KR10-2004-7003041A
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English (en)
Inventor
지앙퀴
베세르폴알.
부이노스키매튜에스.
포스터죤클레이톤
킹폴엘.
패톤에릭엔.
Original Assignee
어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 어드밴스드 마이크로 디바이시즈, 인코포레이티드 filed Critical 어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Abstract

규화물(22, 24)의 금속 성분으로서 니켈을 사용하므로써 게이트 전극(14) 상에 금속 규화물(22, 24)의 형성동안 게이트 전극(14)의 K 값이 높은 유전체 층(12)의 열적 왜곡을 방지하는 방법.

Description

니켈 규화물을 사용하여 개선된 Ｋ 값이 높은 유전체{IMPROVED HIGH K-DIELECTRICS USING NICKEL SILICIDE}
트랜지스터 및 메모리 유닛과 같은 표준 게이트 반도체 구조들은 반도체 디바이스 산업에서는 널리 공지되었다. 일반적으로, 표준 게이트 전극을 형성하기 위해선, 실리콘 이산화물을 포함하는 제 1의 게이트 유전체 층이 분리영역들 간의 반도체 기판의 능동 표면 상에 형성되고 그 후에 폴리실리콘 층이 상기 유전체 층 상에 형성된다. 그 후에, 상기 층들의 재료가 제어된 방식으로 에칭되어, 상기 게이트 전극의 경계를 한정한다. 소스 및 드레인 영역들은 널리 공지된 기술에 의해 상기 기판의 상기 능동 표면을 도핑하므로써 형성된다. 유전체 측벽 스페이서들(dielectric sidewall spacers)은 상기 게이트 전극의 측면들 상에 형성되어, 상기 디바이스를 완성시킨다.
수직 및 측방 면적 둘다가 초 대규모 집적(ULSI) 디바이스의 형성과 관련될 정도로 심원한 서브 미크론 범위(deep sub-micron range)로 감소하기 때문에, 접합 누출(junction leakage) 및 상기 소스 및 드레인 영역들에 대한 접촉 영역의 시트저항(sheet resistance)의 증가와 같은 문제점이 발생한다. 이들 문제점을 극복하기 위해, 자기 정렬된 고 도전성 내화성의 금속 규화물들(self-aligned, highly electrically conductive refractory metal silicides), 즉, "규화물"(자기 정렬된 규화물로 부터 파생된)의 사용은 예를들어 MOS 형 트랜지스터들을 포함하는 IC 반도체 디바이스들의 제조에 있어서는 일상적인 일이 되었다. 규화물 처리는 실리콘(Si)으로 금속간화합물(intermetallic compound)을 형성하는 금속의 침착을 포함한다. 상기 금속은 정상 처리 조건 하에서는 실리콘 산화물들, 질화물들 또는 산질화물(oxynitride)과 반응하지 않는다. 규화물 처리에 일반적으로 사용되는 내화성 금속들은 플래티늄(Pt), 티타늄(Ti), 니켈(Ni) 및 코발트(Co)를 포함하는데, 이들 각각이 Si예를들어 PtSi2, TiSi2, NiSi2및 CoSi2에 대하여 저항성이 매우 낮은 상들을 형성한다. 실제로, 상기 내화성 금속은 바람직하게는 예를들어 초 고진공 멀티-챔버 DC 마그네트론 스퍼터링 시스템(ultra-high vacuum, multi-chamber DC magnetron sputtering system)을 이용한 초 고순도 목표(ultra-pure target)로 부터의 스퍼터링인 물리적 증기 증착("PVD") 공정에 의해 Si 웨이퍼의 특징을 나타낸 노출된 표면 전체를 균일한 두께로 증착된다. 예를들어 비활성 환경(inert atmosphere)에서 수행된 급속한 열적 어닐링(rapid thermal annealing)인 열적 처리에 의해서, 상기 내화성 금속 층은 밑에 놓인 Si와 반응하여, 상기 폴리실리콘 게이트 전극의 최상부 표면 상에나 상기 소스 및 드레인 영역들이 형성되는 상기 기판들의 상기 노출된 표면들 상에 도전성 내화성 금속 규화물을 형성시킨다. 예를들어 상기 유전체 측벽 스페이서 및 실리콘 산화물 분리 영역 상의 상기 내화성 금속 층의 반응하지 않는 부분은 습식 화학적 에칭 공정에 의해 제거된다.
또한 ULSI 디바이스의 제조와 관련하여, 게이트 전극용 실리콘 이산화물 유전체의 두께가 40Å 이하의 두께에 신속히 가까와진다. 이 두께에서, 직접적인 터널링(direct tunneling)이 게이트 유전체를 통하여 채널 영역까지 일어날 수도 있기 때문에, 게이트 유전체로서의 실리콘 이산화물의 사용이 제한되는데, 여기서 전류는 게이트 전극 및 채널 영역으로 부터 누설된다. 이러한 전류의 누설은 전력 소비를 증가시킨다. 이러한 문제점 때문에, 누설 전류를 감소시키기 위해 대안의 방법을 찾아왔다.
대안의 방법중 하나가 게이트 유전체 재료로 K 값이 높은 유전체를 사용하는 것이다. K 값이 높은 유전체는 3.8인 실리콘 이산화물의 유전체 상수보다 더 크고 보다 바람직하게는 20.0보다 더 큰 유전체 상수를 가진 임의의 유전체 재료이다. 그러나, 규화물 층을 형성하는데 필요한 고 처리온도로 인해 유전체와 반도체 기판에서의 실리콘 및 상기 게이트에서의 폴리실리콘과의 반응으로 인해 상기 유전체가 분해되기 때문에, 게이트 유전체 재료로 K 값이 유전체의 사용은 불리하다.
니켈 규화물을 형성하므로써, 상기 전술된 문제점이 극복된다는 것이 발견되었다. 니켈 규화물을 형성하기 위해서는, 다른 내화성 금속에 비해 낮은 온도가 요구된다. 또한, Ti와 같은 다른 내화성 금속에 대립될 정도로 Ni는 게이트 전극 상의 금속 규화물 층과 관련 소스/드레인 영역 상의 금속 규화물 층 간의 교락(bridging)을 제한하는데 도움이 되는 Si내로 확산된다. 또한, 니켈 규화물의형성은 Ti 또는 Co와 같은 다른 내화성 금속보다 Si를 적게 필요로한다. 니켈 규화물은 또한 시트 저항(sheet resistance)상에서 라인 폭 의존을 거의 나타내지 않는다. 유리하게, 니켈 규화물은 TiSi2및 CoSi2규화물 기술에 필요한 보다 복잡한 공정에 보다는 오히려 한 단계 공정에서 정상적으로 어닐(anneal)된다. 마지막으로, 니켈 규화물은 보다 낮은 필름 스트레스 즉, 종래의 Ti 또는 Co 규화물 보다 더 낮은 웨이퍼 왜곡을 나타낸다.
본 발명은 니켈 규화물 층을 가진 K 값이 높은 게이트 유전체(high-K gate dielectric)를 구비한 트랜지스터 및 그 제조방법에 관한 것이다.
전술 및 다른 목적과 함께 본 발명의 다양한 신규의 특징이나 본 발명의 구성 및 작동 방법 양자에 관한 본 발명 자체는 첨부한 도면과 관련하여 판독할 시에 예시된 실시예의 이하 설명으로 부터 보다 완전히 이해될 것이다.
도 1은 K 값이 높은 유전체 층이 2개의 얕은 트랜치 분리 영역 간에 형성되는 반도체 포토그래피의 부분적인 단면도.
도 2는 게이트 전극이 2개의 얕은 트랜치 분리 영역 간에 형성되는 반도체 포토그래피의 부분적인 단면도.
도 3은 확장된 영역을 형성하도록 반도체가 이온으로 처리되는 반도체 포토그래피의 부분적인 단면도.
도 4는 스페이서가 게이트 전극의 측벽 상에 형성되는 반도체 포토그래피의 부분적인 단면도.
도 5는 깊은 무정형 이온 주입을 형성하도록 반도체가 이온으로 처리되는 반도체 포토그래피의 부분적인 단면도.
도 6은 니켈 층이 반도체 상에 형성되는 반도체 포토그래피의 부분적인 단면도.
도 7은 니켈 규화물이 형성되는 반도체 포토그래피의 부분적인 단면도.
도 8은 니켈 규하물을 형성하지 않는 영역이 제거되는 반도체 포토그래피의 부분적인 단면도.
본 발명의 목적은 상기 게이트 전극의 상기 K 값이 높은 유전체의 악화가 없는 상기 게이트, 소스 및 드레인 전극 상에 자기 정렬된 금속 규화물의 형성을 제공하는 것이다. 본 발명의 다른 목적은 K 값이 높은 유전체를 포함하는 게이트 전극 상에 니켈-규화물을 제공하는 것이다. 본 발명의 또다른 목적은 K 값이 높은 유전체 재료를 포함되어진 상기 게이트 전극 상에 니켈 규화물 층을 제공하는 것이다. 본 발명의 다른 목적, 특징 및 장점은 이하 상세한 설명 및 첨부한 도면을 참조하므로써 명백해질 것이다.
본 발명은 K 값이 높은 유전체를 포함하는 게이트 전극을 구비한 반도체를 제조하는 방법 및 K 값이 높은 유전체의 분해 또는 악화가 없는 반도체를 형성하는 방법에 관한 것이다. 상기 K 값이 높은 유전체 층은 게이트 터널링 누출을 경감하기 위해 종래의 실리콘 이산화물 게이트 유전체를 대체하기 위해 사용된다. 그 방법은 도 1 내지 도 8에 예시되었다.
본 발명의 방법의 제 1단계가 도 1에 도시되었다. 도 1에는 실리콘 베이스 기판이 제공된다. 상기 기판은 실리콘 웨이퍼 또는 절연체 기판에 접착된 실리콘 웨이퍼나 또는 에피텍셜 성장 실리콘(epitaxally grown silicon)일 수도 있다. 바람직하게는, 상기 기판은 한 도전 형태(P 또는 N)를 가진 단결정 실리콘 웨이퍼이다. 상기 기판은 필드 산화물(FOX) 분리 영역과, 실리콘의 국소 산화(LOCOS)에 의해 형성된 영역 및 얕은 트랜치 분리(STI) 영역을 각각 포함하는 복수의 분리 웰(well) 영역들(13)을 포함한다. 상기 STI는 기판에 얕은 트랜치를 에칭하고, 상기 트랜치를 열적으로 산화시키고, 상기 산화된 트랜치를 화학적 증기 증착(CVD)에 의해 증착된 실리콘 이산화물로 충전시키고, 그 후에 표면을 화학적으로나 또는 기계적으로 연마하는 종래의 방법에 의해 형성된다. 상기 STI는 0.10과 1,0㎛ 간의 바람직한 깊이로 형성된다.
K 값이 높은 유전체 층(12)은 2개의 얕은 트랜치 분리 영역(13) 간에 형성된다. 상기 K 값이 높은 유전체 층은 실리콘 이산화물의 유전체 상수(4.2의 유전체 상수) 보다 더 큰 유전체 상수를 가진 유전체로서 규정된다. 본 발명에 있어서, K 값이 높은 유전체는, 6.0과 8.0 간(바람직하게는 7.5)의 유전체 상수를 가진 실리콘 질화물과, 3.9와 7.5 간의 유전체 상수를 가진 실리콘 산질화물과, 약 20부터 200까지의 유전체 상수를 가진 바륨 스트로튬 티탄산염(barium strontium titanate)과, 20과 200 간의 유전체 상수를가진 탄탈 5산화물(tantalum pentoxide)과, 하프늄 산화물(hafnium oxide)(20 및 40)과, 10과 20 간의 유전체 상수를 가진 하프늄 규산염(hafnium silicate)과, 지르코늄 산화물(zirconium oxide)(20 및 40)20과 40 간의 유전체 상수를 가진 지르코늄 규산염과, 알루미늄 산화물 및 납 아연 니오베이트(lead zinc niobate)로 구성된 그룹으로 부터 선택된 재료이다. 상기 바람직한 K 값이 높은 유전체들은 하프늄과 지르코늄 산화물 및 그들의 규산염이다. 상기 K 값이 높은 층이 두께는 약 20Å부터 약 200Å(바람직하게는 약 30Å에서 100Å까지) 두께까지의 층 범위가 선택된다.
K 값이 높은 유전체 층들이 유사한 SiO2유전체 층보다 더 두꺼울지라도, 예를들어 25의 유전체 상수를 가진 16Å 두께의 티타늄 산화물 층이 4.2의 유전체 상수를 가진 4.0Å의 SiO2와 동등하고 8.0의 유전체 상수를 가진 80Å의 실리콘 질화물 층이 40Å의 SiO2와 동등하다는 것이 이해될 것이다. 상기 K 값이 높은 유전체는 상기 K 값이 높은 유전체 층 상에 포토레지스트 마스크 패턴(도시되지 않음)을 형성하므로써 패턴화되고 그 후에, 예를들어 CHF3및 아르곤(argon)으로나 또는 종래의 이방성 플라즈마 에칭 또는 습식 에칭 기술로 상기 유전체 층을 에칭하여 K 값이 높은 유전체 층(12)을 형성한다.
본 발명의 방법의 제 2단계는 도 2에 예시된 바와같은 폴리실리콘 게이트 전극의 형성이다. 총괄적 폴리실리콘 층(도시되지 않음)이 CVD 방법을 사용하여 상기 유전체 층 상에 증착된다. 포토레지스트 층(도시되지 않음)이 상기 폴리실리콘 층 상에 형성된다. 상기 포토레지스트가 패턴화되고 폴리실리콘 층(14)이 선택적으로 에칭되어 게이트 전극을 형성한다. 패턴하되지 않은 포토레지스트(도시되지 않음)는 제거되고 도 2에 도시된 바와같은 구조가 그 결과로서 형성된다. 상기 폴리실리콘의 두께는 약 500Å과 약 300Å 간이고 바람직하게는 약800Å과 1300Å 간이다.
본 발명의 방법의 제 3단계가 도 3에 도시되었다. 상기 단계는 소스 및 드레인 확장 영역을 형성하는 단계를 포함한다. 상기 영역은 첫째로 무정형 이온 주입 공정에 의해 포화되어 α-실리콘 층을 형성한다. 상기 층은 확장 이온 주입 공정에 의해 이온(화살표로 도 3에 도시됨)이 가해져 소스 및 드레인 영역(16 및 17)을 각기 형성한다. 상기 폴리실리콘 게이트 전극(14)의 상부면(15)도 또한 이온 주입에 의해 도핑된다. 바람직하다면 비소 또는 인을 함유한 이온 이나 또는 n-형 도펀트가 사용되어 NMOS 디바이스를 형성하거나 또는 바람직하다면 붕소를 함유한 이온이 사용되어 PMOS 디바이스를 형성한다. 단지 예시로서, 약 100Å에서 약 500Å까지의 얕은 깊이를 가진 n-형 소스 및 드레인 확장 영역들과 약 1×1018da/㎝3에서 약 1×1020da/㎝3까지의 도핑은 약 1×1014da/㎝2에서 약 1×1015da/㎝2까지의 적량으로 비소를 함유하는 이온 및 약 1(KeV)에서 약 10(KeV)까지의 에너지를 주입하므로써 결정체 Si에 형성될 수도 있다.
도시된 본 발명의 방법의 제 4단계는 폴리실리콘 게이트 전극/K 값이 높은 유전체(15 및 12)의 각각에 실리콘 질화물 스페이서(18)를 형성하는 것이다. 도 4를 참조하면, 실리콘 질화물로 구성된 측벽 스페이서들(18)은 게이트 전극/게이트 유전체 층 스택(15/12)의 측벽들의 표면 상에 형성된다. 일반적으로, 상기 측벽 스페이서는 기판(11)의 노출된 표면 부분 전체나 무엇보다도 특히, 폴리실리콘(14)의 대향하는 측벽 표면 및 최상면(15)을 포함하여 상기 기판내에 또는 상기 기판 상에형성된 다양한 특징의 노출된 표면 전체를 덮는 총괄적 실리콘 질화물 층을 증착시키는 단계를 포함하는 종래의 공정에 의해 형성되고 그 후에, 기판의 측방향으로 연장하는 부분을 선택적으로 제거하여 측벽 스페이서(18)를 형성하기 위해 불소를 함유한 플라즈마로 예를들어 플라즈마 에칭인 이방성 에칭 공정을 필요로한다.
본 발명의 제 5단계에서는, 확장(16 및 17)을 형성하므로써 각기 시작되는 소스 및 드레인 영역의 형성은 상기 소스 및 드레인 영역(19 및 20)내로 추가의 도펀트를 주입하므로써 도 5에 도시된 바와같이 완성된다. 한 쌍의 디퍼(a pair of deeper)인 상기 측벽 스페이서(18)의 형성에 뒤이어, 보다 강하게 도핑된 소스 및 드레인 영역들(19 및 20)은 상기 얕은 깊이이며 약하게 도핑된 소스 및 드레인 영역들(16 및 17)이 이미 형성된 기판의 부분내에 일반적으로 주입 마스크들(implantation masks)로서 상기 측벽 스페이서(18)를 이용하는 "메인 임플랜트(main implant)" 이온 주입 공정에 의해 형성된다. 도 5에 도시된 바와같이, 상기 "메인 임플랜트" 공정에 의해 형성된 상기 보다 강하게 도핑된 소스 및 드레인 영역들(19 및 20)은 상기 측벽 스페이서(18) 밑에놓인 상기 소스 및 드레인 영역들(16 및 17)의 부분에서는 제외되곤, 상기 소스 및 드레인 영역들(16 및 17)의 깊이의 범위를 넘어서 확장된다. 단지 예시로서, 종래의 관례에 따라, Si 웨이퍼이 표면 밑에 약 800Å에서 약 1200Å까지의 깊이로 약 1×1018da/㎝3에서 약 1×1020da/㎝3까지의 피크 비소 n-형 도펀트 농도를 가진 Si 웨이퍼에 근거한 NMOS 트랜지스터의 소스 및 드레인 영역(19 및 20)을 형성하는 일반적인 비소 주입 조건은 약5×1014da/㎝2에서 약 5×1015da/㎝2까지의 적량 및 약 20(KeV)에서 약 50(KeV)까지의 에너지를 포함한다.
도 6과 관련하여, 그 다음 단계에서, DC 스퍼터링과 같은 PVD 공정에 의한 Ni의 총괄적인 층(21)이 상기 형성된 구조의 노출된 표면 전체를 덮는다. NiSi로의 Ni의 전환은 예를들어 약 40초 동안 550℃에서 질소를 함유한 비활성 환경에서 약 350℃에서 약 750℃까지의 온도에서 미리형성된 일반적으로 RTA인 한 단계 열적 공정에 의해 이루어질 수도 있어, 도 8에 도시된 구조를 형성한다. 니켈 규화물(22 및 24)이 소스 및 드레인 영역 상에 각기 형성되고 규화물 층(23)이 폴리실리콘 게이트의 표면 상에 형성된다. 상기 니켈 규화물(22 및 24)의 두께는 약 200Å에서 500Å까지 인데, 상기 규화물 층(23)의 두께도 약 200Å에서 500Å까지 이다. 상기 측벽 스페이서(18) 및 STI 영역(13) 상에 형성된 반응하지 않는 부분은 예를들어 약 100℃의 온도에서 2:1 H2SO4/H2O2혼합가스로 에칭하므로써 선택적으로 제거된다. 그 후에 도 8에 도시된 구조는 소스/드레인 영역 및 게이트 전극에 대한 접촉부 형성을 위해 또다른 처리를 필요로할 수 있다.
전술한 것은 단지 본 발명의 원리의 예시로서만 고려된다. 또한, 다수의 변경 및 변형이 이 분야의 기술에 숙련된 자에의해 쉽게 행해질 것이기 때문에, 도시되고 설명된 정확한 구조 및 동작에 본 발명을 제한하지 않고, 본 발명의 적당한 변경 및 등가는 청구된 본 발명의 범위내에 속하는 것으로 재분류될 수도 있다.

Claims (6)

  1. 2개의 분리 영역들(13) 간에 능동 표면을 가진 기판(11)을 형성하는 단계와;
    측벽들을 구비하고, 상기 표면 상의 K 값이 높은 유전체 층(layer of high-K dielectric, 12)과 상기 K 값이 높은 유전체 층(12) 상의 폴리실리콘 층(polysilicon layer, 14)을 포함하는 게이트 전극(14)을 상기 표면 상에 형성하는 단계와;
    상기 게이트 전극(14)의 상기 측벽들 상에 스페이서들(spacers, 18)을 형성하는 단계와;
    상기 폴리실리콘 층(14) 및 상기 게이트 전극(14)의 측벽 상에와, 능동영역(19, 20) 상의 선구물질(precusor)의 표면 상에 니켈 층(21)을 증착시키는 단계와;
    니켈 층(21)을 실리콘과 반응시키므로써 니켈 규화물(22, 24)을 형성하는 단계 및; 그리고
    반응하지 않는 니켈(21)을 제거하는 단계를 포함하는 반도체 구조를 제조하는 방법.
  2. 제 1항에 있어서, 상기 K 값이 높은 유전체(12)는 하프늄 산화물, 하프늄 규산염, 지르코늄 산화물 및 지르코늄 규산염인 반도체 구조를 제조하는 방법.
  3. 제 1항에 있어서, 상기 스페이서(18)는 실리콘 질화물인 반도체 구조를 제조하는 방법.
  4. 2개의 능동영역들(19, 20) 간의 반도체 기판의 표면 상에 형성되며, 측벽들을 구비하고 상기 반도체 기판의 상기 표면 상의 K 값이 높은 유전체 층(12)과 상기 K 값이 높은 유전체 층(12) 상의 폴리실리콘 층(14)을 포함하는 게이트 전극(14)과, 상기 게이트 전극(14)의 측벽 상의 스페이서(18) 및 상기 능동영역(19,20) 상에와 상기 폴리실리콘 층(14) 상의 니켈 규화물 층(22, 24)을 포함하는 반도체.
  5. 제 4항에 있어서, 상기 K 값이 높은 유전체(12)는 Ta2O5인 반도체.
  6. 제 4항에 있어서, 상기 스페이서(18)는 실리콘 질화물인 반도체.
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