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KR20040008676A - Input data processing circuit with clock duty cycle detection in TFT-LCD - Google Patents

Input data processing circuit with clock duty cycle detection in TFT-LCD Download PDF

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KR20040008676A
KR20040008676A KR1020020042346A KR20020042346A KR20040008676A KR 20040008676 A KR20040008676 A KR 20040008676A KR 1020020042346 A KR1020020042346 A KR 1020020042346A KR 20020042346 A KR20020042346 A KR 20020042346A KR 20040008676 A KR20040008676 A KR 20040008676A
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South Korea
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clock
duty cycle
signal
control signal
internal voltage
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김진욱
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주식회사 하이닉스반도체
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Abstract

PURPOSE: An input data processing circuit having a clock duty cycle detection function is provided to prevent the mis-operation of a circuit by disabling the circuit when a duty cycle is not constant. CONSTITUTION: A comparator(100) receives serial data and a clock applied from an outside to generate a serial data signal and a clock signal, each of which has a square waveform. A demultiplexer(200) is synchronized with the clock signal generated from the comparator(100) to convert the serial data signal into a parallel data signal. A clock duty cycle detector(300) detects a duty cycle of the clock applied from the outside and disables the comparator(100) when the duty cycle is not constant. The clock duty cycle detector(300) comprises an internal voltage generator(310), a control signal generator(320), and a controller(330).

Description

클럭듀티사이클 검출기능을 구비한 입력데이타 처리회로{Input data processing circuit with clock duty cycle detection in TFT-LCD}Input data processing circuit with clock duty cycle detection in TFT-LCD}

본 발명은 액정표시소자의 소오스 드라이버에 관한 것으로서, 보다 구체적으로는 클럭신호의 듀티사이클을 검출하여 듀티사이클이 일정하지 않은 경우에 회로를 디스에이블시켜 오동작을 방지할 수 있는 입력데이타 처리회로에 관한 것이다.The present invention relates to a source driver of a liquid crystal display device, and more particularly, to an input data processing circuit capable of detecting a duty cycle of a clock signal and disabling the circuit when the duty cycle is not constant. will be.

도 1은 종래의 액정표시소자의 소오스 드라이버의 입력데이타 처리회로의 구성도를 도시한 것이다.1 is a block diagram of an input data processing circuit of a source driver of a conventional liquid crystal display device.

도 1을 참조하면, 종래의 입력데이타 처리회로는 외부로부터 인가되는 직렬 데이터(data)와 클럭(clock)을 입력하여 구형파 형태의 직렬 데이터신호(DA)와 클럭신호(CLK)로 변환하는 비교수단(100)과, 상기 비교수단(100)으로부터 출력된 클럭신호(CLK)에 동기되어 직렬 데이터신호(DA)를 병렬데이타신호(OUT1, OUT2)로 변환하는 디멀티플렉서수단(200)을 구비한다.Referring to FIG. 1, a conventional input data processing circuit inputs serial data and a clock applied from the outside and converts the serial data signal DA and the clock signal CLK in the form of a square wave. And a demultiplexer means 200 for converting the serial data signal DA into parallel data signals OUT1 and OUT2 in synchronization with the clock signal CLK output from the comparison means 100.

상기 비교수단(100)는 외부로부터 인가되는 직렬데이타(data)와 클럭(clock)을 입력하여 구형파 형태의 데이터신호(DA)와 클럭신호(CLK)로 각각 변환하는 비교기(11), (12)로 이루어진다.The comparator 100 inputs serial data and a clock applied from the outside to convert the comparator 11 and 12 into a square wave data signal DA and a clock signal CLK, respectively. Is made of.

상기 디멀티플렉서수단(200)은 상기 비교수단(100)으로부터 발생된 클럭신호(CLK)의 네가티브에지에서 동기되는 D플립플롭(21)과, 상기 클럭신호(CLK)의 포지티브에지에서 상기 D플립플롭(21)의 출력과 데이터신호(DA)를 입력하여 병렬데이타신호(OUT1, OUT2)를 발생하는 D플립플롭(22), (23)으로 이루어진다.The demultiplexer means 200 includes a D flip-flop 21 synchronized with the negative edge of the clock signal CLK generated from the comparison means 100 and the D flip-flop at the positive edge of the clock signal CLK. 21 is composed of D flip-flops 22 and 23 for inputting the output of data 21 and the data signal DA to generate parallel data signals OUT1 and OUT2.

상기한 바와같은 종래의 입력데이타 처리회로의 동작을 도 2에 도시된 동작파형도를 참조하여 설명하면 다음과 같다.The operation of the conventional input data processing circuit as described above will be described with reference to the operation waveform diagram shown in FIG.

먼저, 상기 비교수단(100)의 비교기(11), (12)는 도 2에 도시된 바와같이 외부로부터 인가되는 직렬데이타(data)와 클럭(clock)을 각각 입력하여 구형파형태의 직렬데이타신호(DA)와 클릭신호(CLK)를 발생한다. 이때, 외부로부터 인가되는 직렬데이타(data)는 200mV의 전압레벨로 스윙하는 차동(differential) 신호로서, 비교기(11)를 통해 전원전압(VDD)에서 접지전압(GND)으로 풀스윙(full swing)하는 구형파로 변환되며, 클럭(clock)도 비교기(12)를 통해 구형파 클럭신호(CLK)로 변환된다.First, the comparators 11 and 12 of the comparator 100 input a serial data and a clock applied from the outside, respectively, as shown in FIG. DA) and a click signal CLK are generated. At this time, the serial data applied from the outside is a differential signal swinging at a voltage level of 200 mV, and a full swing from the power supply voltage VDD to the ground voltage GND through the comparator 11. The clock is converted into a square wave, and the clock is also converted into a square wave clock signal CLK through the comparator 12.

상기 비교수단(100)을 통해 구형파신호로 변환된 직렬 데이터신호(DA)는 디멀티플렉서수단(200)으로 제공되어, 구형파 클럭신호(CLK)에 동기되는 D플립플롭(21-23)을 통해 병렬데이타신호(OUT1), (OUT2)로 변환된다. 즉, 클럭신호(CLK)의 네가티브에지에서는 직렬데이타(data)의 첫 번째 비트가 제1출력신호(OUT1)로 나타나고, 클럭신호(CLK)의 포지티브에지에서는 직렬입력데이타(data)의 두 번째 비트가 제2출력신호(OUT2)로 나타나게 되므로, 직렬데이타(data)가 병렬데이타신호(OUT1),(OUT2)로 변환되어 출력된다.The serial data signal DA converted into the square wave signal through the comparing means 100 is provided to the demultiplexer means 200, and the parallel data is transmitted through the D flip-flop 21-23 synchronized to the square wave clock signal CLK. The signal is converted to OUT1 and OUT2. That is, the first bit of the serial data is shown as the first output signal OUT1 at the negative edge of the clock signal CLK, and the second bit of the serial input data is shown at the positive edge of the clock signal CLK. Since is represented as the second output signal OUT2, the serial data is converted into parallel data signals OUT1 and OUT2 and output.

그러나, 종래의 입력데이타 처리회로는 클럭듀티사이클이 일정하지 않은 경우 입력데이타(data)에 대한 출력데이타(OUT1), (OUT2)에 에러가 발생하게 되는 문제점이 있었다.However, the conventional input data processing circuit has a problem that an error occurs in the output data OUT1 and OUT2 with respect to the input data when the clock duty cycle is not constant.

즉, 클럭(clock)의 듀티사이클이 긴 경우에는, 도 3에 도시된 바와같이 출력데이타신호(OUT1), (OUT2)로서 입력데이타(data)중 한 비트, 예를 들면 두 번째 비트만이 출력되거나, 클럭(clock)의 듀티사이클이 짧은 경우에는, 도 4에 도시된 바와같이 출력데이타신호(OUT1, (OUT2)로서 입력데이타중 한 비트, 예를 들면 첫 번째비트만이 출력되는 문제점이 있었다.That is, when the duty cycle of the clock is long, as shown in Fig. 3, only one bit of the input data (for example, the second bit) is output as the output data signals OUT1 and OUT2. When the duty cycle of the clock is short, as shown in FIG. 4, only one bit of the input data, for example, the first bit, is output as the output data signals OUT1 and OUT2. .

본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 클럭의 듀티사이클을 검출하여 듀티사이클이 일정하지 않은 경우 회로를 디스에이블시켜 회로의 오동작을 방지할 수 있는 클럭듀티사이클 검출기능을 구비한 입력데이타 처리회로를 제공하는 데 그 목적이 있다.The present invention is to solve the problems of the prior art as described above, and detects the duty cycle of the clock and disables the circuit when the duty cycle is not constant to provide a clock duty cycle detection function that can prevent the malfunction of the circuit It is an object of the present invention to provide an input data processing circuit.

도 1은 종래의 액정표시소자의 입력데이타 처리회로의 구성도,1 is a block diagram of an input data processing circuit of a conventional liquid crystal display device;

도 2는 종래의 입력데이타 처리회로의 동작파형도,2 is an operation waveform diagram of a conventional input data processing circuit;

도 3은 클럭신호의 듀티사이클이 긴 경우, 종래의 입력데이타 처리회로의 동작타이밍도,3 is an operation timing diagram of a conventional input data processing circuit when the duty cycle of the clock signal is long.

도 4는 클럭신호의 듀티사이클이 짧은 경우, 종래의 입력데이타 처리회로의 동작타이밍도,4 is an operation timing diagram of a conventional input data processing circuit when the duty cycle of the clock signal is short.

도 5는 본 발명의 실시예에 따른 클럭듀티사이클 검출기능을 구비한 액정표시소자의 입력데이타 처리회로의 구성도,5 is a configuration diagram of an input data processing circuit of a liquid crystal display device having a clock duty cycle detection function according to an embodiment of the present invention;

도 6은 본 발명의 입력데이타 처리회로에 있어서, 클럭듀티사이클이 일정한 경우 클럭듀티사이클 검출수단의 동작파형도,6 is an operation waveform diagram of a clock duty cycle detecting means when the clock duty cycle is constant in the input data processing circuit of the present invention;

도 7은 본 발명의 입력데이타 처리회로에 있어서, 클럭듀티사이클이 긴 경우 클럭듀티사이클 검출수단의 동작파형도,7 is an operation waveform diagram of a clock duty cycle detecting means when the clock duty cycle is long in the input data processing circuit of the present invention;

도 8은 본 발명의 입력데이타 처리회로에 있어서, 클럭듀티사이클이 짧은 경우 클럭듀티사이클 검출수단의 동작파형도,8 is an operation waveform diagram of a clock duty cycle detecting means when the clock duty cycle is short in the input data processing circuit of the present invention;

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100 : 비교수단 200 : 디멀티플렉서수단100: comparison means 200: demultiplexer means

300 : 클럭듀티사이클 검출수단 310: 내부전압 발생수단300: clock duty cycle detection means 310: internal voltage generating means

320 :제어신호 발생수단 330 : 제어수단320: control signal generating means 330: control means

11, 12, 31, 43, 44 : 비교기 21, 22, 23 : D 플립플롭11, 12, 31, 43, 44: comparators 21, 22, 23: D flip-flop

32, 33 : 스위치 34, 35 : 전류원32, 33: switch 34, 35: current source

36 : 캐패시터 41, 42 : 전압원36: capacitor 41, 42: voltage source

45 : 익스클루시브 노아게이트 51, 52 : NMOS 트랜지스터45: Exclusive Noah gate 51, 52: NMOS transistor

이와 같은 목적을 달성하기 위한 본 발명은 외부로부터 인가되는 직렬 데이터와 클럭을 입력하여 구형파형태의 직렬데이타신호와 클럭신호를 발생하는 비교수단과; 상기 비교수단으로부터 발생된 클럭신호에 동기되어 직렬데이타신호를 병렬데이타신호로 변환하는 디멀티플렉서수단과; 외부로부터 인가되는 클럭의 듀티사이클을 검출하고, 듀티사이클이 일정하지 않은 경우 상기 비교수단을 디스에이블시켜주기 위한 클럭듀티사이클 검출수단을 구비하는 입력데이타 처리회로를 제공하는 것을 특징으로 한다.The present invention for achieving the above object is a comparison means for generating a square wave-type serial data signal and a clock signal by inputting the serial data and the clock from the outside; Demultiplexer means for converting a serial data signal into a parallel data signal in synchronization with a clock signal generated from the comparing means; An input data processing circuit is provided that detects a duty cycle of a clock applied from the outside and includes a clock duty cycle detecting means for disabling the comparing means when the duty cycle is not constant.

상기 클럭듀티사이클 검출수단은 상기 외부로부터 인가되는 클럭의 듀티사이클에 따른 내부전압을 발생하는 내부전압 발생수단과; 상기 내부전압 발생수단에서 발생된 전압을 제1 및 제2기준전압과 비교하여 제어신호를 발생하는 제어신호 발생수단과; 상기 제어신호 발생수단에서 발생된 제어신호에 따라 상기 비교수단을 인에이블 또는 디스에이블시켜 주기 위한 제어수단을 구비하는 것을 특징으로 한다.The clock duty cycle detecting means includes internal voltage generating means for generating an internal voltage according to a duty cycle of a clock applied from the outside; Control signal generation means for generating a control signal by comparing the voltage generated by the internal voltage generation means with first and second reference voltages; And control means for enabling or disabling the comparison means in accordance with the control signal generated by the control signal generation means.

이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to describe the present invention in more detail.

도 5는 본 발명의 실시예에 따른 TFT-LCD 소오스 드라이버의 입력데이타 처리회로의 구성도를 도시한 것이다.5 is a block diagram of an input data processing circuit of a TFT-LCD source driver according to an exemplary embodiment of the present invention.

도 5를 참조하면, 본 발명의 실시예에 따른 입력데이타 처리회로는 외부로부터 인가되는 직렬 데이터(data)와 클럭(clock)을 입력하여 구형파형태의 직렬데이타신호(DA)와 클럭신호(CLK)를 발생하는 비교수단(100)과, 상기 비교수단(100)으로부터 발생된 클럭신호(CLK)에 동기되어 직렬데이타신호(DA)를 병렬데이타신호(OUT1), (OUT2)로 변환하는 디멀티플렉서수단(200)과, 외부로부터 인가되는 클럭(clock)의 듀티사이클을 검출하고, 듀티사이클이 일정하지 않은 경우 상기 비교수단(100)을 디스에이블시켜주기 위한 클럭듀티사이클 검출수단(300)을 구비한다.Referring to FIG. 5, the input data processing circuit according to an embodiment of the present invention inputs serial data and a clock applied from the outside to form a square wave serial data signal DA and a clock signal CLK. A demultiplexer means for converting the serial data signal DA into the parallel data signals OUT1 and OUT2 in synchronization with the clock means CLK generated from the comparison means 100 and the comparison means 100 for generating a? 200 and a clock duty cycle detection means 300 for detecting a duty cycle of a clock applied from the outside and disabling the comparison means 100 when the duty cycle is not constant.

상기 비교수단(100)은 외부로부터 인가되는 직렬 데이터(data)와 클럭(clock)을 입력하여 구형파형태의 직렬데이타신호(DA)와 클럭신호(CLK)를 각각 발생하는 비교기(11), (12)로 이루어지고, 상기 디멀티플렉서 수단(200)은 상기 비교수단(100)으로부터 발생된 클럭신호(CLK)에 동기되어 직렬데이타신호(DA)를 병렬데이타신호(OUT1), (OUT2)로 변환하는 D 플립플롭(21-23)으로 이루어진다.The comparator 100 inputs serial data and a clock applied from the outside to generate comparators 11 and 12 for generating a square wave serial data signal DA and a clock signal CLK, respectively. And the demultiplexer means 200 converts the serial data signal DA into parallel data signals OUT1 and OUT2 in synchronization with the clock signal CLK generated from the comparison means 100. It consists of flip-flops 21-23.

상기 클럭듀티사이클 검출수단(300)은 상기 외부로부터 인가되는 클럭(clock)의 듀티사이클에 따른 내부전압을 발생하는 내부전압 발생수단(310)과, 상기 내부전압 발생수단(310)에서 발생된 전압을 기준전압(ref1, ref2)과 비교하여 제어신호를 발생하는 제어신호 발생수단(320)과, 상기 제어신호 발생수단(320)에서 발생된 제어신호에 따라 상기 비교수단(100)을 인에이블 또는 디스에이블시켜 주기 위한 제어수단(330)을 구비한다. 이때, 전압원(41)으로부터 발생된 기준전압(ref1)이 전압원(42)으로부터 발생된 기준전압(ref2)보다 높은 레벨을 갖도록 설정된다.The clock duty cycle detecting means 300 includes internal voltage generating means 310 for generating an internal voltage according to a duty cycle of a clock applied from the outside, and a voltage generated by the internal voltage generating means 310. Is compared to the reference voltages ref1 and ref2 to enable the control signal generating means 320 and the control means generated by the control signal generating means 320 to enable or compare the comparison means 100. Control means 330 for disabling is provided. At this time, the reference voltage ref1 generated from the voltage source 41 is set to have a higher level than the reference voltage ref2 generated from the voltage source 42.

상기 클럭듀티사이클 검출수단(300)에 있어서, 내부전압 발생수단(310)은 상기 외부로부터 인가되는 클럭(clock)을 구형파클럭신호로 변환하는 비교기(31)와, 상기 비교기(31)의 클럭신호에 따라 구동되는 스위치(32, 33)와, 상기 스위치(32,32)의 구동에 따라 내부전압을 발생하는 캐패시터(36)로 이루어진다.In the clock duty cycle detecting means 300, the internal voltage generating means 310 is a comparator 31 for converting a clock applied from the outside into a square wave clock signal, and the clock signal of the comparator 31; And a capacitor 36 for generating an internal voltage according to the driving of the switches 32 and 32.

상기 제어신호 발생수단(320)은 상기 내부전압 발생수단(310)으로부터 발생된 내부전압을 기준전압(ref1), (ref2)과 각각 비교하는 비교기(43), (44)와, 상기 비교기(43), (44)의 출력신호를 입력하여 제어신호를 발생하는 익스클루시브 노아게이트(45)로 이루어진다.The control signal generating means 320 is a comparator 43, 44 for comparing the internal voltage generated from the internal voltage generating means 310 with reference voltages ref1 and ref2, and the comparator 43 ), An exclusive no-gate 45 for inputting an output signal of (44) to generate a control signal.

상기 제어수단(330)은 상기 제어신호 발생수단(320)에서 발생된 제어신호에 따라 구동되어 상기 비교수단(100)의 비교기(11), (12)를 각각 인에이블 또는 디스에이블시켜 주기 위한 NMOS 트랜지스터(51), (52)로 이루어진다.The control means 330 is driven according to the control signal generated by the control signal generating means 320 to enable or disable the comparators 11 and 12 of the comparator 100, respectively. It consists of transistors 51 and 52.

상기한 바와같은 본 발명의 입력데이타 처리회로의 동작을 도 6 내지 도 8의 동작파형도를 참조하여 설명하면 다음과 같다.The operation of the input data processing circuit of the present invention as described above will be described with reference to the operation waveform diagrams of FIGS.

상기 비교수단(100)의 비교기(11), (12)는 외부로부터 인가되는 직렬데이타(data)와 클럭(clock)을 각각 구형파형태의 직렬데이타신호(DA)와 클릭신호(CLK)로 변환하여 디멀티플렉서수단(200)으로 발생한다. 상기 디멀티플렉서수단(200)의 D 플립플롭(21-23)은 구형파 클럭신호(CLK)에 동기되어 상기 비교수단(100)로부터 제공되는 직렬 데이터신호(DA)를 병렬데이타신호(OUT1), (OUT2)로 변환하여 출력한다.The comparators 11 and 12 of the comparing means 100 convert the serial data and the clock applied from the outside into the square data serial data DA and the click signal CLK, respectively. Generated by the demultiplexer means 200. The D flip-flop 21-23 of the demultiplexer means 200 converts the serial data signal DA provided from the comparison means 100 in synchronization with the square wave clock signal CLK to parallel data signals OUT1 and OUT2. And convert it to).

이때, 클럭듀티사이클 검출수단(300)에서는, 클럭(clock)의 듀티사이클이 일정한 경우, 도 6에 도시된 바와같이, 전류소오스(33), (34)를 통해 캐패시터(36)에 충전 또는 방전되는 전류량이 일정하므로 노드(B)는 전압원(41)으로부터 발생되는 기준전압(ref1)과 전압원(42)으로부터 발생되는 기준전압(ref2)사이의 일정레벨을갖는 내부전압을 발생한다.At this time, when the duty cycle of the clock is constant, the clock duty cycle detecting means 300 charges or discharges the capacitor 36 through the current sources 33 and 34, as shown in FIG. Since the amount of current to be made is constant, the node B generates an internal voltage having a constant level between the reference voltage ref1 generated from the voltage source 41 and the reference voltage ref2 generated from the voltage source 42.

그러므로, 노드(B)의 전압을 각각 비반전단자(+)의 입력으로 하는 비교기(43), (44)의 출력은 각각 로우레벨과 하이레벨로 되어, 익스클루시브 노아게이트는 로우상태의 제어신호를 발생한다.Therefore, the outputs of the comparators 43 and 44, which respectively use the voltage of the node B as the input of the non-inverting terminal +, are at the low level and the high level, respectively, and the exclusive nogate is controlled at the low state. Generate a signal.

로우상태의 제어신호는 NMOS 트랜지스터(51), (52)의 게이트에 인가되므로, NMOS 트랜지스터(51), (52)는 턴오프되므로 비교수단(100)의 비교기(11), (12)는 정상적으로 동작을 하게 된다.Since the control signal in the low state is applied to the gates of the NMOS transistors 51 and 52, the NMOS transistors 51 and 52 are turned off, so that the comparators 11 and 12 of the comparator 100 are normally operated. It will work.

한편, 클럭의 듀티사이클이 긴 경우에는 도 7에 도시된 바와같이, 전류소오스(34)를 통해 캐패시터(36)에 충전되는 전류량이 전류소오스(33)를 통해 캐패시터(36)로부터 방전되는 전류량보다 많으므로, 캐패시터(36)의 충전에 의한 노드(B)의 내부전압은 상승하게 된다.On the other hand, when the duty cycle of the clock is long, as shown in FIG. 7, the amount of current charged in the capacitor 36 through the current source 34 is greater than the amount of current discharged from the capacitor 36 through the current source 33. In many cases, the internal voltage of the node B increases due to the charging of the capacitor 36.

따라서, 노드(B)의 내부전압은 전압원(41)으로부터 발생된 기준전압(ref1)보다 높아지게 되고, 이에 따라 비교기(43), (44)의 출력은 모두 하이레벨로 되므로 익스클루시브 노아게이트(45)는 하이상태의 제어신호를 출력한다.Therefore, the internal voltage of the node B becomes higher than the reference voltage ref1 generated from the voltage source 41, and accordingly, the outputs of the comparators 43 and 44 are all at the high level. 45) outputs a control signal in a high state.

상기 익스클루시브 노아게이트(45)로부터 출력되는 하이상태의 제어신호에 의해 NMOS 트랜지스터(51), (52)가 턴온되므로, 비교기(11), (12)는 디스에이블된다.Since the NMOS transistors 51 and 52 are turned on by the high state control signal output from the exclusive Noah gate 45, the comparators 11 and 12 are disabled.

또한, 클럭의 듀티사이클이 짧은 경우에는 도 8에 도시된 바와같이, 전류소오스(34)를 통해 캐패시터(36)에 충전되는 전류량이 전류소오스(33)를 통해 캐패시터(36)로부터 방전되는 전류량보다 작으므로, 캐패시터(36)의 방전에 의해 노드(B)의 전압은 하강하게 된다.In addition, when the duty cycle of the clock is short, as shown in FIG. 8, the amount of current charged in the capacitor 36 through the current source 34 is greater than the amount of current discharged from the capacitor 36 through the current source 33. Since the capacitor 36 is small, the voltage of the node B drops due to the discharge of the capacitor 36.

따라서, 노드(B)의 내부전압은 전압원(42)으로부터 발생된 기준전압(ref1)보다 낮아지게 되고, 이에 따라 비교기(43), (44)의 출력은 모두 로우레벨로 되므로 익스클루시브 노아게이트(45)는 하이상태의 제어신호를 출력한다.Therefore, the internal voltage of the node B is lower than the reference voltage ref1 generated from the voltage source 42, and thus the outputs of the comparators 43 and 44 are all at the low level. 45 outputs a control signal in a high state.

상기 익스클루시브 노아게이트(45)로부터 출력되는 하이상태의 제어신호에 의해 NMOS 트랜지스터(51), (52)가 턴온되므로, 비교기(11), (12)는 디스에이블된다.Since the NMOS transistors 51 and 52 are turned on by the high state control signal output from the exclusive Noah gate 45, the comparators 11 and 12 are disabled.

상기한 바와같이, 본 발명에서는 클럭의 듀티사이클이 일정하지 않은 경우에는 이를 검출하여 비교수단(100)의 비교기(11), (12)를 디스에이블시켜 줌으로써, 데이터에러로 인한 회로의 오동작을 방지하게 된다.As described above, in the present invention, when the duty cycle of the clock is not constant, it detects this and disables the comparators 11 and 12 of the comparing means 100, thereby preventing a malfunction of the circuit due to a data error. Done.

상기한 바와같은 본 발명의 클럭의 듀티사이클을 검출하여 듀티사이클이 일정하지 않은 경우 회로를 디스에이블시켜 줌으로써, 회로의 오동작을 방지할 수 있는 이점이 있다.By detecting the duty cycle of the clock as described above and disabling the circuit when the duty cycle is not constant, there is an advantage that the malfunction of the circuit can be prevented.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

Claims (6)

외부로부터 인가되는 직렬 데이터와 클럭을 입력하여 구형파형태의 직렬데이타신호와 클럭신호를 발생하는 비교수단;A comparison means for inputting serial data and a clock applied from the outside to generate a square wave serial data signal and a clock signal; 상기 비교수단으로부터 발생된 클럭신호에 동기되어 직렬데이타신호를 병렬데이타신호로 변환하는 디멀티플렉서수단; 및Demultiplexer means for converting a serial data signal into a parallel data signal in synchronization with a clock signal generated from the comparing means; And 외부로부터 인가되는 클럭의 듀티사이클을 검출하고, 듀티사이클이 일정하지 않은 경우 상기 비교수단을 디스에이블시켜주기 위한 클럭듀티사이클 검출수단을 구비하는 것을 특징으로 하는 입력데이타 처리회로.And a clock duty cycle detecting means for detecting a duty cycle of a clock applied from the outside and disabling the comparing means when the duty cycle is not constant. 제 1 항에 있어서,The method of claim 1, 상기 클럭듀티사이클 검출수단은,The clock duty cycle detection means, 상기 외부로부터 인가되는 클럭의 듀티사이클에 따른 내부전압을 발생하는 내부전압 발생수단;Internal voltage generation means for generating an internal voltage according to a duty cycle of a clock applied from the outside; 상기 내부전압 발생수단에서 발생된 전압을 제1 및 제2기준전압과 비교하여 제어신호를 발생하는 제어신호 발생수단; 및Control signal generation means for generating a control signal by comparing the voltage generated by the internal voltage generation means with first and second reference voltages; And 상기 제어신호 발생수단에서 발생된 제어신호에 따라 상기 비교수단을 인에이블 또는 디스에이블시켜 주기 위한 제어수단을 구비하는 것을 특징으로 하는 입력데이타 처리회로.And control means for enabling or disabling the comparison means in accordance with the control signal generated by the control signal generation means. 제 2 항에 있어서,The method of claim 2, 상기 내부전압 발생수단은,The internal voltage generating means, 상기 외부로부터 인가되는 클럭을 구형파클럭신호로 변환하는 비교기와;A comparator for converting a clock applied from the outside into a square wave clock signal; 상기 비교기의 클럭신호에 따라 구동되는 제1 및 제2스위치; 및First and second switches driven according to a clock signal of the comparator; And 상기 제1 및 제2스위치의 구동에 따라 충, 방전되어 내부전압을 발생하는 캐패시터로 이루어지는 것을 특징으로 하는 입력데이타 처리회로.And a capacitor which is charged and discharged according to the driving of the first and second switches to generate an internal voltage. 제 2 항에 있어서,The method of claim 2, 상기 제어신호 발생수단은,The control signal generating means, 상기 내부전압 발생수단으로부터 발생된 내부전압을 제1 및 제2기준전압과 각각 비교하는 제1 및 제2비교기; 및First and second comparators for comparing internal voltages generated from the internal voltage generating means with first and second reference voltages, respectively; And 상기 제1 및 제2비교기의 출력신호를 입력하여 제어신호를 발생하는 익스클루시브 노아게이트로 이루어지는 것을 특징으로 하는 입력데이타 처리회로.And an exclusive no-gate for inputting output signals of the first and second comparators to generate a control signal. 제 4 항에 있어서,The method of claim 4, wherein 클럭의 듀티사이클이 일정한 경우 캐패시터에서 발생되는 내부전압은 상기제1기준전압과 제2기준전압사이의 값을 갖는 것을 특징으로 하는 입력데이타 처리회로.And the internal voltage generated by the capacitor when the duty cycle of the clock is constant has a value between the first reference voltage and the second reference voltage. 제 3 항에 있어서,The method of claim 3, wherein 상기 제어수단은 상기 제어신호 발생수단에서 발생된 제어신호에 따라 구동되어 상기 비교수단을 인에이블 또는 디스에이블시켜 주기 위한 제1 및 제2NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 입력데이타 처리회로.And the control means comprises first and second NMOS transistors driven according to a control signal generated by the control signal generating means to enable or disable the comparison means.
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