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KR20030093115A - 반도체 집적 회로 장치 - Google Patents

반도체 집적 회로 장치 Download PDF

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Publication number
KR20030093115A
KR20030093115A KR10-2003-0033966A KR20030033966A KR20030093115A KR 20030093115 A KR20030093115 A KR 20030093115A KR 20030033966 A KR20030033966 A KR 20030033966A KR 20030093115 A KR20030093115 A KR 20030093115A
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KR
South Korea
Prior art keywords
wiring
metal
circuit
pad
diode
Prior art date
Application number
KR10-2003-0033966A
Other languages
English (en)
Inventor
시이나마사히로
Original Assignee
산요덴키가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산요덴키가부시키가이샤 filed Critical 산요덴키가부시키가이샤
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Abstract

반도체 집적 회로 장치의 불필요한 배선 교차를 방지하고, 또한 LSI의 배선의 저임피던스를 실현한다. 내부에 저항 소자나 트랜지스터, 용량 소자 등을 다수 포함한 회로 블록(2)과 전기적으로 도통한 패드(3)와, 패드(3)와 전기적으로 도통한 보호 회로(5)를 포함하는 적층 구조의 반도체 집적 회로 장치에 있어서, 패드(3)와 보호 회로(5)가 인접하도록 형성한 셀(6)로 하고, 이들 복수의 셀(6)을 회로 블록(2)의 주변에 배치한다. 또한, 전원 전압 Vcc를 공급하는 최상층 메탈(7)을 셀(6)의 외측에 배치하고, 접지 전압 GND를 공급하는 최하층 메탈(8)을 회로 블록(2)과 셀(6) 사이의 스페이스 등을 이용하여, 그 스페이스 전체에 걸쳐 폭넓게 형성함으로써, LSI(1) 전체의 저임피던스를 실현한다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체 집적 회로 장치에 있어서의 보호 회로에 관한 것으로, 특히 반도체 집적 회로 장치 내부의 불필요한 배선을 생략하고, 또한 배선의 저임피던스화를 실현하는 것이다.
일반적으로, 반도체 집적 회로 장치는 외부로부터 과대한 입력 전압이 입력 단자에 인가되면 내부 회로가 파괴될 가능성이 있어, 그 파괴를 미연에 방지하기 위한 각종 입력 보호 회로가 내장되어 있다.
예를 들면, 폴리실리콘 게이트의 MOS형 집적 회로에서는, 도 6에 도시한 바와 같은 보호 회로(80)가 형성되어 있다. 이 보호 회로(80)는 2개의 보호 다이오드 D3, D4를 직렬로 접속하여 구성되어 있다. 상기 보호 다이오드 D3의 캐소드 측은 Vcc(전원 전압)에 접속되고, 보호 다이오드 D4의 애노드 측은 GND(접지 전압)에 각각 접속되어 있다. 그리고, 2개의 보호 다이오드 D3, D4의 접속점(83)에 입력 단자(81)가 접속되고, 또한 접속점(83)으로부터 출력 단자(82)가 추출되어 내부 회로로 접속되어 있다.
일반적으로, 보호 회로(80)의 입력 단자(81)에 외부로부터 정전기 등에 의해 과대한 전압이 입력된다. 여기서, Vcc보다 높은 전압이 인가된 경우, 보호 다이오드 D3이 도통하여 접속점(83)의 전압 레벨을 클램프하고, 출력 단자(82)보다 앞의 내부 회로에 고전압이 인가되는 것을 억제한다. 또한, GND 레벨을 하회하는 마이너스의 고전압이 인가된 경우, 보호 다이오드 D4가 도통하여 접속점(83)의 전압 레벨을 클램프하고, 출력 단자(82)보다 앞의 내부 회로에 마이너스의 고전압이 인가되는 것을 억제한다.
도 7은 보호 회로(80)를 LSI(100) 내에 구비한 종래의 반도체 집적 회로 장치를 도시하는 평면도이다. 도 7에서는 일례로서, LSI(100)에 3개의 회로 블록(101A∼101C)과, 16개의 패드(102A∼102P), 그리고 16개의 보호 회로(104A∼104P)를 배치한 것을 도시하였다. 여기서, 회로 블록은, 그 내부에 저항 소자나 트랜지스터, 용량 소자 등을 다수 포함한 회로를 말한다.
각 패드(102A∼102P)는 회로 블록(101A∼101C)과 배선(103)을 통하여 접속되어 있다. 또한, 각 보호 회로(104A∼104P)는 각 패드(102A∼102P)의 각각과 전기적으로 도통하도록 배선(105)을 통하여 접속되어 있다.
이 때, 보호 회로(104A∼104P)의 각 보호 회로는 도 6에 도시한 보호 회로(80)를 내부에 구비한 것으로, 상기 보호 회로(104A∼104P)는 LSI(100)에 형성된 Vcc 배선 및 GND 배선과 전기적으로 도통하므로, 상하에 2개의 배선(도시 생략)을 필요로 한다. 또한, 상기 보호 회로(104A∼104P)의 1회로가 차지하는 면적은 패드(102A∼102P)의 하나가 차지하는 면적의 대략 1/3∼1/2 정도이다.
통상, 도 7에 도시한 반도체 집적 회로 장치의 레이아웃 패턴을 결정할 때에는 이하의 순서로 각각의 소자 배치를 결정한다.
첫째, 3개의 회로 블록(101A∼101C)을 LSI(100) 상의 대략 중앙 위치가 되도록 배치한다. 이 3개의 회로 블록의 위치 관계는 칩 사이즈나 그 기능면을 고려하여 결정된다. 도 7에서는 가장 면적이 넓은 회로 블록(101C)에 대하여, 동 면적을 갖는 2개의 회로 블록(101A, 101B)을 각각 평행하게 되도록 배치하였다.
둘째, 패드(102A∼102P)를 3개의 회로 블록(101A∼101C)의 주위에 대략 등간격이 되도록 배치한다.
셋째, 보호 회로(104A∼104P)를 LSI(100) 내에 배치한다. 이 때, 보호 회로(104A∼104P)의 하나가 차지하는 면적은, 패드(102A∼102P)의 하나가 차지하는 면적에 비하여 작기 때문에, 각 보호 회로(104A∼104P)는 상술한 회로 블록(101A∼101C)과 패드(102A∼102P)가 형성하는 간극, 소위 무효 공간을 이용하여 배치하게 된다.
그 후, 회로 블록(101A∼101C)과 패드(102A∼102P)를 전기적으로 도통시키기 위해서 배선(103)과, 각 패드(102A∼102P)와 각 보호 회로(104A∼104P)를 각각 전기적으로 도통시키기 위해서 배선(105)을 각각 배치한다. 또한, 보호 회로(104A∼104P)는 Vcc 배선, GND 배선과 도통하는 배선을 별도 배치한다.
상술한 기술은, 예를 들면 이하의 특허 문헌에 기재되어 있다.
[특허 문헌] 일본 특개2001-127249호 공보
그런데, 상술한 도 7에 도시하는 종래의 반도체 집적 회로 장치의 각 소자를 배치하면, 이하의 과제를 들 수 있다.
첫째, LSI(100) 상의 소위 무효 공간을 이용하여, 보호 회로(104A∼104P)를 배치하고 있기 때문에, 배선(103)과 배선(105)이 교차하는 개소가 생긴다. 예를들면, 도 7의 LSI(100) 우측 하단의 패드(102A), 보호 회로(104A)에 주목하면, 배선(103)과 배선(105)이 교차한다.
이와 같이, 배선(103)과 배선(105)이 교차하면 예기치 않은 트러블(예를 들면, 신호선의 쇼트나 상호 간섭)이 생길 가능성이 있다. 또한, 이들 배선(103, 105)과 보호 회로(104A∼104P)가 Vcc 배선과 GND 배선에 각각 도통하기 위한 배선이 복잡하게 얽히게 된다. 그 때문에, 배선간의 층간 절연막의 막 두께를 더욱 두껍게 하거나, 또는 비아홀의 수를 예정 이상으로 필요로 하거나, 레이아웃 패턴 설계의 단계에서는 예상할 수 없었던 여러가지 폐해가 생긴다.
둘째, 최근의 반도체 집적 회로 장치는 구조가 적층화되고 있으며, 그 결과 제조 프로세스도 복잡하게 되어 있다. 이 때문에, 반도체 집적 회로 장치에서는 배선 수가 증대하고, 배선 임피던스가 높아져, LSI(100)의 특성을 충분히 발휘할 수 없게 된다고 하는 결점이 있었다.
도 1은 본 발명의 반도체 집적 회로 장치에 따른 실시예를 도시하는 평면도.
도 2는 본 발명의 반도체 집적 회로 장치에 따른 실시예를 도시하는 사시도.
도 3은 본 발명의 반도체 집적 회로 장치에 따른 실시예를 도시하는 평면도.
도 4는 본 발명의 반도체 집적 회로 장치에 따른 실시예를 도시하는 단면도.
도 5는 본 발명의 반도체 집적 회로 장치에 따른 실시예를 도시하는 단면도.
도 6은 보호 회로를 도시하는 회로도.
도 7은 종래의 반도체 집적 회로 장치를 도시하는 평면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : LSI
2 : 회로 블록
3 : 패드
4 : 배선
5 : 보호 회로
6 : 셀
7 : 최상층 메탈
8 : 최하층 메탈
따라서, 본 발명은 상기 결점을 감안하여 발명된 것으로, 회로 블록과 전기적으로 접속된 패드와, 상기 패드와 전기적으로 접속된 보호 회로와, 상기 보호 회로에 제1 전위를 공급하는 제1 메탈 배선과, 상기 보호 회로에 상기 제1 전위와 다른 제2 전위를 공급하는 제2 메탈 배선을 포함하는 것이다. 그리고, 본 발명에서는 패드와 보호 회로가 서로 인접하여 배치되거나, 패드와 보호 회로가 하나의 셀로 구성되어, 복수의 상기 셀이 회로 블록의 주변에 배치된다. 또한, 본 발명에서는 제1 메탈 배선이 복수의 셀의 외측에 배치되고, 제2 메탈 배선이 복수의 회로블록과 복수의 셀 사이의 영역 전체에 걸쳐 형성되어 있는 반도체 집적 회로 장치를 제공함으로써, GND 배선의 저임피던스화를 실현한 것이다.
〈실시예〉
도 1∼도 5를 참조하여 본 발명의 실시예에 대하여 설명한다.
도 1은 본 발명의 반도체 집적 회로 장치(이하, LSI(1)라고 함)의 평면도이다.
회로 블록(2)의 주위에 패드(3)를 형성하고, 회로 블록(2)과 패드(3)를 배선(4)을 통하여, 전기적으로 도통하도록 형성한다. 이 때, 회로 블록(2)은, 그 내부에 저항 소자나 트랜지스터, 용량 소자 등을 다수 포함한 회로이다.
배선(4)은 회로 블록(2)과 패드(3)의 양자를 접속하는 메탈 배선이다. 패드(3)와 인접하도록 배치된 보호 회로(5)는 등가 회로로서는 도 6에 도시한 보호 회로(80)와 동일하고, 직렬로 접속된 2개의 다이오드로 구성된다.
본 실시예에서는 대략 중앙에 3개의 회로 블록(2)과, 16개의 패드(3)를 배치한 것을 설명하였다. 또한, 여기서 회로 블록(2), 패드(3)의 수에 특별히 제한은 없다.
본 실시예에서는 각 패드(3)와 인접하도록 정전 파괴 방지용의 각 보호 회로(5)를 형성하고, 이들을 마찬가지로 셀(6)로서 취급한다.
도 1에 도시한 반도체 집적 회로 장치는 적층 구조를 이루고, 그 내부에 복수의 메탈(금속) 배선이 형성된다. 본 실시예에서는 상기 복수의 메탈 배선 중에서 최상층 메탈(7)과 최하층 메탈(8)을 규칙적으로 배열한 복수의 셀(6)의 외측 및내측에 형성한다. 여기서, 최상층 메탈(7)에는 Vcc(전원 전압)가 공급되고, 최하층 메탈(8)에는 GND(접지 전압)가 공급되어 있다. 또한, 최상층 메탈(7)은 Vcc 배선을 형성하고, 최하층 메탈(8)은 GND 배선을 형성한다. 그리고, Vcc 배선과 GND 배선은 회로 블록(2)이나 보호 회로(5)에 Vcc, GND를 공급한다.
해당 최하층 메탈(8)은 상기 LSI(1)의 회로 블록(2)과 셀(6) 사이의 회로 영역으로서 이용되어 있지 않는 스페이스 전체에 걸쳐 폭넓게 형성된다. 구체적으로는, 상기 최하층 메탈(8)이 회로 블록(2) 및 복수의 셀(6)에 근접하는 위치까지, 쇼트가 생기지 않는 한, 간극없이 형성된다.
또한, 필요에 따라 회로 블록(2)과 셀(6) 사이에 최하층 메탈(8)을 형성함과 함께, 인접하는 각 셀(6)끼리의 사이의 이용되고 있지 않는 스페이스에도 상기 최하층 메탈(8)을 GND 배선으로 하여, 그 스페이스의 전체에 걸쳐 형성하는 것이어도 된다. 마찬가지로, 필요에 따라 회로 블록(2)과 셀(6)과의 사이에 최하층 메탈(8)을 형성하는 것 외에, 인접하는 각 회로 블록(2)끼리의 사이의 이용되고 있지 않는 스페이스에도 상기 스페이스 전체에 걸쳐, 최하층 메탈(8)을 GND 배선으로 하여 형성하는 것이어도 된다.
도 2는 도 1의 LSI(1)를 경사 상측에서 바라 본 사시도이다. 설명의 형편상, 도 1의 배선(4)은 생략하였다. 층간 절연막(9)은 LSI(1)의 표면에 형성된 층간 절연막이다. 또한, 각 셀(6)은 LSI의 각 변을 따라 각 변마다 동일 방향이 되도록, 일정한 규칙성을 유지하여 형성되는 패드(3)와 보호 회로(5)의 일체화물이다.
여기서, 최상층 메탈(7)은 알루미늄의 스퍼터링에 의해 형성되고, 일정한 폭을 유지한 채 복수의 셀(6)의 외측을 따라 배치되고, 각 보호 회로(5)의 외측의 다이오드 D1과 접속된다.
이와 같이 최상층 메탈(7)은 복수의 셀(6)의 외측을 따라 배치되어 형성됨으로써, 상기 최상층 메탈(7)의 폭의 확대를 도모하고, 상기 최상층 메탈(7)과 접속된 Vcc 배선의 저임피던스화를 실현시키고자 하기 위한 것이다.
또한, 여기서 최하층 메탈(8)은 최상층 메탈(7)과 마찬가지로 알루미늄의 스퍼터링에 의해 형성되고, 도 1에서 상술한 바와 같이 복수의 각 회로 블록(2)과 복수의 각 셀(6) 사이의 스페이스 전체에 걸쳐 폭넓게 형성한다. 또, 상기 최하층 메탈(8)은 각 보호 회로(5)의 내측의 다이오드 D2와 접속된다.
이와 같이 GND 배선을 형성하는 최하층 메탈(8)은 복수의 셀(6)의 내측에 넓게 형성됨으로써, 상기 최하층 메탈(8)의 폭의 확대를 도모하여, 상기 최하층 메탈(8)과 접속된 GND 배선의 저임피던스화를 실현하고자 하기 위한 것이다.
도 3은 셀(6)을 확대한 평면도이다.
최상층 메탈(7)은 일정한 폭을 유지한 채, 셀(6)의 외측을 따라 집적 회로 칩의 주변에 형성되고, 보호 회로(5)의 다이오드 D1의 표면과 연속한 메탈 배선이다.
또한, 최하층 메탈(8)은 셀(6)의 내측에 형성된 폭이 넓은 메탈 배선이다. 여기서, 상기 최하층 메탈(8)은 층간 절연막(9)보다 깊고, 후술하는 산화막(24)의 표면에 형성되는 것이다.
셀(6)은 패드(3)와 보호 회로(5)로 이루어진다. 패드(3)는 면적이 큰 구 형상의 패드 설치부(3a)와 면적이 작은 구 형상의 패드 인출부(3b)를 연속적으로 형성한 것이다.
상기 패드 설치부(3a)는 도 1에 도시한 회로 블록(2)과 배선(4)에 의해 전기적으로 접속되고, 그 위에 본딩 와이어(도시 생략)를 형성한다. 패드 인출부(3b)는 패드 설치부(3a)와 연속하여 형성되고, 그 아래에 형성된 보호 회로(5)와 직접 접속된다. 보호 회로(5)는 직렬로 접속된 2개의 다이오드 D1, D2로 구성되어 있다.
최하층 메탈(8)은 다이오드 D2의 최하층과 연속하여, 셀(6)과 그 내측에 대항하는 회로 블록(2) 사이의 스페이스 전체에 걸쳐 넓게 형성된다.
이하, 도 4, 도 5를 참조하면서, 상기 셀(6)의 단면도에 대하여 설명한다. 도 4는 도 3의 X1-X2선의 단면도이고, 도 5는 도 3의 Y1-Y2선의 단면도이다. 그러나, 도 4, 도 5는 설명의 편의상, 도 3의 동일 구성 요소보다 확대한 도면을 도시하였다.
이하, 도 4에 대하여 설명한다.
P형의 반도체 기판(20) 상에 N형의 반도체층(21)이 형성된다. 반도체층(21)은 소자 분리층(23, 23a)에 의해 전기적으로 분할된다. 소자 분리층(23a)은 보호 회로(5)의 2개의 다이오드 D1, D2를 사이에 두는 소자 분리층이다. 즉, 소자 분리층(23a)의 앞쪽에 다이오드 D1이 배치되고, 안쪽에 다이오드 D2가 각각 배치된다. 산화막(24)은 반도체층(21)의 주 표면에, 열 산화에 의해 형성된 실리콘 산화막이다.
층간 절연막(9)은 상기 산화막(24) 상에 형성된 층간 절연막으로, 그 내부에는 금속으로 형성한 복수의 메탈층(예를 들면, 도면의 최하층 메탈(8, 26), 및 중간층 메탈(27))과 상기 메탈층을 전기적으로 도통시키는 복수의 컨택트홀(28A, 28B)이 형성되어 있다.
다음으로, 층간 절연막(9) 내부의 각 메탈층 등에 대하여 설명한다. 산화막(24)의 표면의 원하는 위치에, 최하층 메탈(26)이 형성되고, 보호 회로(5)의 다이오드 D1, D2의 접속점과 컨택트를 취한다. 여기서, 최하층 메탈(26)은, 도 3의 최하층 메탈(8)과 연속한 동일 평면 상의 메탈 배선이고, 보호 다이오드 D2 내의 최하층 메탈이다.
최하층 메탈(26)은 컨택트홀(28A), 중간층 메탈(27), 컨택트홀(28B)을 통하여 패드(3)와 도통하고 있다. 또, 여기서는 층간 절연막(9) 내의 메탈층이 2층(최하층 메탈(26)과 중간층 메탈(27))의 예를 개시하였지만, 본 실시예에서는 그 메탈층의 수에 제한은 없다. 도 4의 좌측에 위치하는 최하층 메탈(8)은 셀(6) 외의 최하층 메탈(8)이고, 인접하는 다른 셀(6)과의 소자 분리층(23) 상측까지 연장된다.
패드(3)는 층간 절연막(9)의 표면 상의 원하는 위치에 형성되고, 패드 설치부(3a) 상에는 본딩 와이어(29)가 형성된다. 여기서, 상기 패드 설치부(3a) 하에는 특별히 제한은 없고, 딥 트렌치 등의 구조를 형성해도 하등 문제는 없다.
Vcc 배선을 형성하는 최상층 메탈(7)은 보호 회로(5)보다 외측의 층간 절연막(9) 상에 일정한 폭을 갖도록 형성된다.
본 실시예에서는 도 1, 도 2의 최상층 메탈(7)과 패드(3)가 동일한 스퍼터링으로 형성된 경우도 포함하고, 이 경우, 상기 패드(3)가 최상층 메탈(7)과 동일한 막 두께를 갖는다. 또한, 상기 최상층 메탈(7)과 상기 패드(3)를 별도 형성하고, 막 두께가 다른 것으로 해도 된다.
이하, 도 5에 대하여 설명한다.
P형의 반도체 기판(20) 상에 형성된 반도체층(21)은 복수의 소자 분리층(23, 23a)에서 전기적으로 분할된다. 상기 소자 분리층(23a)에 의해 다이오드 D1과 다이오드 D2가 분리되어, 상기 반도체층(21)의 주 표면에는 산화막(24)이 피복된다.
양 다이오드 D1, D2는, 모두 반도체층(21)의 주 표면으로부터 확산에 의해 형성된 P층(30A, 30B)을 갖는다. 상기 P층(30A)은 다이오드 D1의 P형의 확산층이고, P층(30B)은 다이오드 D2의 P형의 확산층이다.
최하층 메탈(26A, 26B, 26C)은 동일 평면(동일한 메탈층) 상의 메탈 배선으로, 산화막(24) 상에 형성되고, 다이오드 D1, D2의 N형의 반도체층(21) 및 P형의 확산층인 P층(30A, 30B)과 컨택트를 취하기 때문에, 상기 산화막(24) 상에 각각 패터닝된다.
여기서, 최하층 메탈(26A)은 다이오드 D1의 P층(30A)과 다이오드 D2의 N층을 전기적으로 접속시키는 금속 배선이다. 상기 최하층 메탈(26A)은 컨택트홀(28B)을 사이에 두고 중간층 메탈(27)에 접속되고, 상기 중간층 메탈(27)은 다른 컨택트홀(28B)을 사이에 두고 패드(3)의 패드 인출부(3b)에 접속된다.
또한, 최하층 메탈(26B)은 다이오드 D1의 N층과 접속된 금속 배선으로, 마찬가지로 컨택트홀(28A), 중간층 메탈(27), 컨택트홀(28B)을 사이에 두고, 층간 절연막(9) 상에 형성한 최상층 메탈(7)과 전기적으로 접속시킨다.
또한, 최하층 메탈(26C)은 다이오드 D2의 P층(30B)과 전기적으로 접속하는 금속 배선으로, 상기 최하층 메탈(26C) 중 다이오드 D2보다 외측(도면의 우측)에, 상기 셀(6)과 인접하는 다른 셀(6)에 근접하는 위치까지 연장된다. 그리고, 최하층 메탈(26B)에 최상층 메탈(7)을 통하여 전원 전압 Vcc가 공급되고, 최하층 메탈(26C)에 접지 전압 GND가 공급된다.
여기서, 상술한 각 보호 회로를 구성하는 각 다이오드 D1과 각 다이오드 D2에 각각 접지 전압 GND 및 전원 전압 Vcc를 공급하는 GND 배선 및 Vcc 배선(도시 생략)은 각 회로 블록(2)에 접속되어 있다.
상술한 바와 같이 본 실시예에서는 도 4, 도 5의 단면을 갖는 도 3의 셀(6)을 다수 정연하게 배치함으로써 도 1, 도 2에 도시하는 반도체 집적 회로 장치가 형성된다.
여기서, 도 4, 도 5에서, 최상층 메탈(7)과 패드(3)를 별도의 공정에서 형성한 경우, 최상층 메탈(7)과 패드(3)의 막 두께를 상위하도록 형성해도 된다. 예를 들면, Vcc 배선의 임피던스를 특별히 낮게 하고자 하는 경우, 최상층 메탈(7)의 막 두께를 패드(3)의 막 두께보다(예를 들면, 2배 정도가 되도록) 극단적으로 두껍게 형성해도 된다.
이상으로부터, 본 발명에서는 이하의 효과를 갖는다.
패드(3)와 보호 회로(5)가 일체가 된 셀(6)이므로, 패드(3)와 보호 회로(5)를 접속하는 배선이 불필요하게 된다. 이에 의해, 셀(6)과 각 회로 블록(2)이 하나의 배선(4)으로 접속되고, 필요없는 배선끼리의 교차가 생기지 않게 되어, 쇼트 등의 트러블의 가능성을 저감시킬 수 있다. 또한, 종래 기술에서 볼 수 있듯이 보호 회로를 전원 전압 Vcc, 접지 전원 GND에 접속하는 메탈 배선을 별도 형성하는 공정을 생략할 수 있다.
또한, 패드(3)와 보호 회로(5)가 일체가 된 셀(6)이므로, 패턴 설계 단계에서, 한 번 동일한 것을 제작하면, 다음은 동일한 것을 다수 복사하면 되는 장점을 갖는다. 그러나, 종래 기술에서는 각 보호 회로(104A-104P)를 LSI(100) 내의 무효 공간에 배치하는 수고를 필요로 하고 있다. 따라서, 본 발명에서는 이미 일체가 된 셀(6)로 취급하기 때문에, 이들의 불필요한 수고를 줄여, 작업 효율이 향상된다. 나아가, 설계부터 완성까지의 시간을 크게 단축할 수 있다.
또, 보호 회로용의 배선과 신호 배선용과의 교차가 없어지기 때문에, 매우 고성능인 신호 배선을 행할 수 있다.
또한, 최하층 메탈(8)을 복수의 각 셀(6)의 내측에 최하층 메탈(8)의 폭을 설계상 가능한 한 크게 형성함으로써, GND 배선의 임피던스를 낮게 설정할 수 있다.
또한, Vcc 배선을 형성하는 최상층 메탈(7)을 복수의 각 셀(6)의 외측을 따라 형성하고, 상기 최상층 메탈(7)의 폭을 넓게 형성함으로써 Vcc 배선의 임피던스를 낮게 설정할 수 있다. 또한, 최상층 메탈(7)의 막 두께를 설계상 가능한 한 두껍게 형성함으로써, Vcc 배선의 임피던스를 더욱 낮게 설정할 수 있다.
또한, 상술한 최상층 메탈(7)을 셀(6)의 외측에 배치하는 것, 상기 최상층 메탈(7)의 막 두께를 두껍게 형성하는 것, 최하층 메탈(8)을 셀(6)의 내측에 배치하여 상기 최하층 메탈(8)의 폭을 가능한 한 크게 형성하는 것을 필요에 따라 선택하거나, 이들을 동시에 실시함으로써, 본 발명의 반도체 집적 회로 장치의 배선 임피던스를 더욱 저감시키는 상승 효과를 가질 수 있다.
한편, 본 발명에서는 도 1의 셀(6)이 정연하게 배치되어 있는 취지에 대하여 개시하였다. 이 때, 「정연하게」는 GND 배선에 접속된 최하층 메탈(26C)이 접속하는 다이오드 D2를 LSI의 내측에 배치하고, Vcc 배선에 접속된 중간층 메탈(27)과 접속하는 다이오드 D1을 LSI의 외측에 배치하는 것을 의미한다. 또한, 패드와 보호 회로를 상호 인접하여 배치하고 있는 경우, 또는 패드와 보호 회로와 일체화한 각 셀(6)끼리 등간격으로 배치하는 경우도 본 발명은 포함한다.
또한, 본 실시예에서는 셀(6)의 외측의 최상층 메탈(7)에 전원 전압 Vcc를 접속하고, 내측의 최하층 메탈(8)에 접지 전압 GND를 공급한 것을 개시하였지만, 반대로 최상층 메탈(7)에 접지 전압 GND를 공급하고, 최하층 메탈(8)에 전원 전압 Vcc를 공급해도 된다. 이 경우, 보호 회로의 다이오드의 방향은 상술한 실시예와는 반대가 된다.
또한, 본 발명의 실시예에서는 보호 회로(5)가 다이오드인 경우의 예를 개시하였지만, MOS 트랜지스터, 바이폴라 트랜지스터, PIN 다이오드, 클램프 회로 등이어도 된다.
본 발명의 반도체 집적 회로 장치에 따르면, 패드와 보호 회로를 상호 인접하여 배치하고 있기 때문에, 또는 패드와 보호 회로를 셀화하고, 회로 블록의 주변에 복수개 배치하고 있기 때문에, 배선 간의 교차를 방지하고, 회로 특성에의 악영향을 방지할 수 있다. 또한, 본 발명의 반도체 집적 회로 장치에 따르면, GND 배선을 회로 블록과 셀 사이의 스페이스 등을 이용하여, 그 스페이스 전체에 걸쳐 폭넓게 형성함으로써 접지 배선의 저임피던스화를 도모할 수 있다.

Claims (14)

  1. 회로 블록과,
    상기 회로 블록과 전기적으로 접속된 패드와,
    상기 패드와 전기적으로 접속된 보호 회로와,
    상기 보호 회로에 제1 전위를 공급하는 제1 메탈 배선과,
    상기 보호 회로에 상기 제1 전위와 다른 제2 전위를 공급하는 제2 메탈 배선을 갖고,
    상기 회로 블록의 주변을 따라 상기 패드와 상기 보호 회로가 서로 인접하여 배치되고, 상기 제1 메탈 배선이 상기 패드와 상기 보호 회로의 외측에 배치되고, 상기 제2 메탈 배선이 복수의 상기 회로 블록과 복수의 상기 패드 사이의 영역 전체에 걸쳐 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 제2 메탈 배선이 상기 복수의 회로 블록끼리 사이의 영역에도 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제1항에 있어서,
    상기 제2 메탈 배선이 상기 복수의 셀끼리 사이의 영역에도 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제1항에 있어서,
    상기 제1 메탈 배선과 상기 제2 메탈 배선이 다른 배선층으로 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제1항에 있어서,
    상기 보호 회로는 직렬로 접속된 제1 다이오드 및 제2 다이오드를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제5항에 있어서,
    상기 제1 다이오드의 캐소드에 전원 전압을 공급하는 전원 배선과, 상기 제2 다이오드의 애노드에 접지 전압을 공급하는 접지 배선을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제6항에 있어서,
    상기 전원 배선을 최상층 메탈로 형성하고, 상기 접지 배선을 최하층 메탈로 형성한 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 회로 블록과,
    상기 회로 블록과 전기적으로 접속된 패드와,
    상기 패드와 전기적으로 접속된 보호 회로와,
    상기 보호 회로에 제1 전위를 공급하는 제1 메탈 배선과,
    상기 보호 회로에 상기 제1 전위와 다른 제2 전위를 공급하는 제2 메탈 배선을 갖고,
    상기 패드와 상기 보호 회로가 서로 인접하여 배치된 하나의 셀로 구성되고, 복수의 상기 셀이 상기 회로 블록의 주변에 배치됨과 함께, 상기 제1 메탈 배선이 상기 복수의 셀의 외측에 배치되고, 상기 제2 메탈 배선이 복수의 상기 회로 블록과 상기 복수의 셀 사이의 영역 전체에 걸쳐 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 제8항에 있어서,
    상기 제2 메탈 배선이 상기 복수의 회로 블록끼리 사이의 영역에도 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제8항에 있어서,
    상기 제2 메탈 배선이 상기 복수의 셀끼리 사이의 영역에도 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 제8항에 있어서,
    상기 제1 메탈 배선과 상기 제2 메탈 배선이 다른 배선층으로 형성되어 있는것을 특징으로 하는 반도체 집적 회로 장치.
  12. 제8항에 있어서,
    상기 보호 회로는 직렬로 접속된 제1 다이오드 및 제2 다이오드를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  13. 제12항에 있어서,
    상기 제1 다이오드의 캐소드에 전원 전압을 공급하는 전원 배선과, 상기 제2 다이오드의 애노드에 접지 전압을 공급하는 접지 배선을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  14. 제13항에 있어서,
    상기 전원 배선을 최상층 메탈로 형성하고, 상기 접지 배선을 최하층 메탈로 형성한 것을 특징으로 하는 반도체 집적 회로 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4978998B2 (ja) * 2004-03-12 2012-07-18 ローム株式会社 半導体装置
EP1603160A2 (en) * 2004-06-01 2005-12-07 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit device
JP2007173760A (ja) * 2005-11-25 2007-07-05 Matsushita Electric Ind Co Ltd 半導体集積回路及びその設計方法
JP2011171680A (ja) 2010-02-22 2011-09-01 Panasonic Corp 半導体集積回路装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6326227B1 (en) * 1998-12-30 2001-12-04 Stmicroelectronics, Inc. Topographical electrostatic protection grid for sensors
US6306745B1 (en) * 2000-09-21 2001-10-23 Taiwan Semiconductor Manufacturing Company Chip-area-efficient pattern and method of hierarchal power routing
TW200305272A (en) * 2002-03-29 2003-10-16 Sanyo Electric Co Semiconductor integrated circuit device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110001939A (ko) * 2009-06-29 2011-01-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

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