KR20030079245A - Semiconductor memory device - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 반도체 메모리 소자의 리프레시 동작 제어에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to refresh operation control of semiconductor memory devices.
반도체 메모리 소자 중에서도 DRAM은 SRAM이나 플래쉬 메모리와 달리 시간이 흐름에 따라 셀(입력된 정보를 저장하는 단위 유닛)에 저장된 정보가 사라지는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 셀에 저장된 정보를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이를 리프레시라 한다. 리프레시는 메모리 셀 어레이 안의 각 셀들이 가지는 리텐션 시간(retention time) 안에 적어도 한 번씩 워드라인을 띄워 데이터를 센싱하여 증폭시켜 주는 방식으로 행해진다. 여기서, 리텐션 시간이란 셀에 어떤 데이터를 기록한 후 리프레시 없이 데이터가 셀에서 유지될 수 있는 시간을 말한다.In semiconductor memory devices, unlike SRAM and flash memory, information stored in a cell (a unit unit that stores input information) disappears over time. In order to prevent such a phenomenon, an operation of rewriting information stored in a cell at a predetermined cycle is performed externally. This is called a refresh. The refresh is performed by floating a word line at least once within a retention time of each cell in the memory cell array to sense and amplify the data. Here, the retention time is a time at which data can be maintained in the cell without refreshing after writing some data in the cell.
리프레시 모드에는 노말 동작 중에 사용자의 명령에 의해 행해지는 오토 리프레시 모드와 노말 동작을 하지 않을 때 클럭인에이블 신호(cke)를 인에이블 시키고 행해지는 셀프 리프레시 모드가 있다. 오토 리프레시 모드와 셀프 리프레시 모드는 모두 명령을 받은 후 내부 카운터로부터 어드레스를 받아 행해지며, 요청이 들어올 때마다 이 어드레스가 순차적으로 증가하는 것이 종래의 리프레시 방식이다.The refresh mode includes an auto refresh mode performed by a user command during normal operation and a self refresh mode performed by enabling a clock enable signal cke when the normal operation is not performed. Both the auto refresh mode and the self refresh mode receive an address from an internal counter after receiving a command, and the conventional refresh method sequentially increases this address each time a request comes in.
도 1은 종래의 뱅크 제어 블럭의 회로도이다.1 is a circuit diagram of a conventional bank control block.
도 1을 참조하면, 종래의 뱅크 제어 블럭은, 크게 프리차지 신호 생성부(10), 로우 액티브 신호 생성부(12), 로우 액티브 스트로브 신호 생성부(14)로 구성된다.Referring to FIG. 1, a conventional bank control block includes a precharge signal generator 10, a low active signal generator 12, and a low active strobe signal generator 14.
프리차지 신호 생성부(10)는 프리차지 명령(pcg)을 게이트 입력으로 하는 MOS 트랜지스터(M1, M2)와, 뱅크 어드레스(bk_add)를 게이트 입력으로 하는 MOS 트랜지스터(M3)와, 모든 뱅크 지정 어드레스(add_10)를 게이트 입력으로 하는 MOS 트랜지스터(M4)로 구성된 드라이버를 포함한다. 또한, 드라이버의 출력 신호를 일입력으로 하고 파워업 신호(pwrup)를 타입력으로 하는 낸드 게이트(NAND1)와, 낸드 게이트(NAND1)의 출력 신호를 게이트 입력으로 하는 MOS 트랜지스터(M5)와, 2개의 인버터를 거친 낸드 게이트(NAND1)의 출력 신호, 오토 프리차지 신호(apcg), 감지종료신호(sense_end)를 입력으로 하는 노아 게이트(NOR1)를 포함한다. 또한, 노아 게이트(NOR1)의 출력 신호를 일입력으로 하는 크로스커플드 낸드 래치(NAND2, NAND3)와, 그 출력을 버퍼링하여 프리차지 신호(rpcgz)를 출력하기 위한 다수의 인버터를 포함한다. 크로스커플드 낸드 래치를 구성하는 낸드 게이트(NAND3)는 3개의 인버터를 통해 반전된 낸드 래치의 출력을 재입력 받는다.The precharge signal generator 10 includes the MOS transistors M1 and M2 having the precharge command pcg as the gate input, the MOS transistor M3 having the bank address bk_add as the gate input, and all bank designation addresses. and a driver constituted by the MOS transistor M4 having an add_10 as a gate input. The NAND gate NAND1 having the driver output signal as one input and the power-up signal pwrup as the type force, the MOS transistor M5 having the output signal of the NAND gate NAND1 as the gate input, and 2 The NOR gate NOR1 receives an output signal of an NAND gate NAND1 through two inverters, an auto precharge signal apcg, and a sense end signal sense_end. In addition, cross-coupled NAND latches NAND2 and NAND3 having the output signal of the NOR gate NOR1 as one input, and a plurality of inverters for outputting the precharge signal rpcgz by buffering the output thereof. The NAND gate NAND3 constituting the cross-coupled NAND latch re-inputs the output of the inverted NAND latch through three inverters.
로우 액티브 신호 생성부(12)는 외부액티브명령에 의한 스트로브 신호(extaxp)를 게이트 입력으로 하는 MOS 트랜지스터(M6)와, 내부카운터액티브명령에 의한 스트로브 신호(intaxp)를 게이트 입력으로 하는 MOS 트랜지스터(M7)와, 로우액티브스트로브신호(rastz)를 게이트 입력으로 하는 외부액티브명령에 의한 스트로브 신호(extaxp)를 게이트 입력으로 하는 MOS 트랜지스터(M8)와, 뱅크 어드레스(bk_add)를 게이트 입력으로 하는 외부액티브명령에 의한 스트로브 신호(extaxp)를 게이트 입력으로 하는 MOS 트랜지스터(M9)를 구비하는 드라이버를 포함한다. 또한, 드라이버의 출력 신호를 일입력으로 하고 4개의 인버터를 통해 지연된 드라이버의 출력 신호를 타입력으로 하는 낸드 게이트(NAND4)를 포함한다. 또한, 드라이버의 출력단과 접지전원 사이에는 3개의 MOS 트랜지스터(M10, M11, M12)가 직렬로 연결되며, 그들 각각은 내부카운터액티브명령에 의한 스트로브 신호(intaxp), 부분적인 셀프 리프레시 신호(pasr), 리프레시 타입 신호(rtype: 8k 타입과 16k 타입 중 선택)를 게이트 입력으로 한다. 또한, 낸드 게이트(NAND4)의 출력을 버퍼링하여 로우액티브 신호(ratvz)로 출력하기 위한 3개의 인버터를 포함한다.The low active signal generation unit 12 includes a MOS transistor M6 having a strobe signal extaxp by an external active command as a gate input, and a MOS transistor having a strobe signal intaxp by an internal counter active command as a gate input ( M7), an MOS transistor M8 having a strobe signal extaxp by an external active command having a low active strobe signal rastz as a gate input, and an external active having a bank address bk_add as a gate input. And a driver including a MOS transistor M9 having the strobe signal extaxp by a command as a gate input. In addition, it includes a NAND gate NAND4 that uses the output signal of the driver as one input and the output signal of the driver delayed through the four inverters as a type force. In addition, three MOS transistors M10, M11, and M12 are connected in series between the output terminal of the driver and the ground power supply, each of which includes a strobe signal (intaxp) and a partial self refresh signal (pasr) by an internal counter active command. The refresh type signal (rtype: select from 8k type and 16k type) is used as the gate input. In addition, the present invention includes three inverters for buffering the output of the NAND gate NAND4 and outputting the low active signal ratvz.
로우 액티브 스트로브 신호 생성부(14)는 낸드 게이트(NAND3)의 타입력을 게이트 입력으로 하는 MOS 트랜지스터(M13)와, 낸드 게이트(NAND4)의 출력을 게이트 입력으로 하는 MOS 트랜지스터(M14)로 구성되어 로우액티브스트로브 신호(rast)를 출력하는 드라이버와, 반전된 로우액티브스트로브 신호(rastz)를 생성하기 위한 인버터를 구비한다.The low active strobe signal generator 14 is composed of a MOS transistor M13 that uses the NAND gate NAND3 as a gate input, and a MOS transistor M14 that uses the output of the NAND gate NAND4 as a gate input. A driver for outputting a low active strobe signal (rast) and an inverter for generating an inverted low active strobe signal (rastz).
이하, 상기와 같이 구성된 종래의 뱅크 제어 블럭의 동작을 살펴본다.Hereinafter, the operation of the conventional bank control block configured as described above will be described.
먼저, 프리차지 신호 생성부(10)는 프리차지 신호(rpcgz)를 생성하는 부분으로, 외부로부터 뱅크 어드레스(bk_add)와 함께 프리차지 명령(pcg)을 받거나, 외부로부터 모든 뱅크를 프리차지하라는 명령(add_10, pcg)을 받거나, 오토 프리차지 명령에 의해 오토 프리차지 신호(apcg)를 받거나, 다른 동작 수행 후 센싱이 끝났음을 알리는 감지종료신호(sense_end)를 받으면 프리차지 신호(rpcgz)가 발생하게 된다.First, the precharge signal generator 10 generates a precharge signal rpcgz, and receives a precharge command (pcg) together with a bank address (bk_add) from the outside or precharges all banks from the outside. Precharge signal (rpcgz) is generated when receiving (add_10, pcg), receiving the auto precharge signal (apcg) by the auto precharge command, or receiving the detection end signal (sense_end) indicating that the sensing is completed after performing another operation. do.
다음으로, 로우 액티브 신호 생성부(12)는 로우액티브 신호(ratvz)를 생성하기 위한 부분으로, 외부로부터 뱅크 어드레스(bk_add)와 함께 외부액티브명령에 의한 스트로브 신호(extaxp)를 받거나, 내부카운터액티브명령에 의한 스트로브 신호(intaxp)를 받는 경우에 로우액티브 신호(ratvz)를 발생시킨다.Next, the low active signal generator 12 is a part for generating the low active signal ratvz, and receives the strobe signal extaxp by an external active command together with the bank address bk_add from the outside, or internal counter active. When the strobe signal intaxp is received by the command, a low active signal ratvz is generated.
이어서, 로우 액티브 스트로브 신호 생성부(14)는 로우액티브스트로브 신호(rast, rastz)를 생성하기 위한 부분으로, 로우액티브스트로브 신호(rast)는 로우액티브 신호(ratvz)가 떴을 때 논리 레벨 하이로 인에이블 되며, 프리차지 신호(rpcgz)가 떴을 때 논리 레벨 로우로 디스에이블 된다.Subsequently, the low active strobe signal generator 14 is a part for generating the low active strobe signals rast and rastz, and the low active strobe signal rast is brought to a logic level high when the low active signal ratvz is turned off. It is enabled and disabled to the logic level low when the precharge signal (rpcgz) turns off.
리프레시 명령이 들어왔을 때는 내부카운터에서 내부 어드레스를 발생함과 동시에 스트로브 신호(inraxp)를 보내어 워드라인을 액티브시켜 리프레시를 행하게 된다.When the refresh command is received, the internal counter generates an internal address and sends a strobe signal inraxp to activate the word line to perform the refresh.
앞서 언급한 바와 같이 리프레시의 목적은 셀에 저장된 데이터를 유지시키기 위한 것인데, 종래에는 리프레시 요청을 받을 때마다 내부 어드레스를 순차적으로 증가시킴으로써 셀에 데이터가 있든 없든 무조건 모든 셀을 리프레시하였다. 따라서, 불필요한 전류 소모가 발생하고 리프레시 효율을 저하시키는 문제점이 있었다.As mentioned above, the purpose of refreshing is to maintain data stored in a cell. In the related art, every cell is refreshed regardless of whether there is data in the cell by sequentially increasing an internal address each time a refresh request is received. Therefore, unnecessary current consumption occurs and there is a problem of lowering the refresh efficiency.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리프레시 동작에 수반되는 불필요한 전류 소모를 줄일 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a semiconductor memory device capable of reducing unnecessary current consumption associated with a refresh operation.
도 1은 종래의 뱅크 제어 블럭의 회로도.1 is a circuit diagram of a conventional bank control block.
도 2는 본 발명의 일 실시예에 따른 DRAM의 뱅크 제어 블럭의 블럭 다이어그램.2 is a block diagram of a bank control block of a DRAM in accordance with an embodiment of the present invention.
도 3은 본 발명의 일 실시예에 따른 뱅크 제어 블럭의 회로도.3 is a circuit diagram of a bank control block according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
22 : 레지스터22: register
30, 31 : 드라이버30, 31: Driver
32 : 초기화부32: initialization unit
33, 34 : 인버터 래치33, 34: inverter latch
35 : 크로스커플드 낸드 래치35: cross-coupled NAND latch
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 다수의 단위 메모리 셀 블럭을 구비하는 반도체 메모리 소자에 있어서, 파워업을 동반한 모드레지스터 세팅 신호에 응답하여 활성화되고 해당 단위 메모리 셀 블럭에 대한 로우액티브스트로브 신호에 응답하여 비활성화되는 프리차지 스킵 신호를 생성하기 위한 프리차지 스킵 신호 생성 수단과, 해당 단위 메모리 셀 블럭에 대한 프리차지 스킵 신호에 응답하여 단위 메모리 셀 블럭의 로우 액티브 신호 및 프리차지 신호를 생성하기 위한 단위 메모리 셀 블럭 제어 수단을 구비하는 반도체 메모리 소자가 제공된다.According to an aspect of the present invention for achieving the above technical problem, in a semiconductor memory device having a plurality of unit memory cell blocks, the unit memory cell block is activated in response to the mode register setting signal with the power-up Precharge skip signal generation means for generating a precharge skip signal deactivated in response to a low active strobe signal for a low active signal, a low active signal of a unit memory cell block in response to a precharge skip signal for a corresponding unit memory cell block, and There is provided a semiconductor memory device comprising unit memory cell block control means for generating a precharge signal.
본 발명은 한번도 액세스되지 않은 셀을 가지는 단위 셀 블럭(예컨대, 뱅크)에 대해서는 리프레시 동작시 스킵하는 스킴을 제안한다. 이를 위해 이전 상태에서 정상적인 뱅크 액세스가 발생한 경우에는 출력이 인에이블 되고, 뱅크 액세스가 발생하지 않은 경우에는 그 출력이 디스에이블 되는 레지스터를 구성하였다. 뱅크 프리차지 스킵 신호를 출력하는 레지스터는 초기화 신호인 파워업 신호에 의하여 모든 뱅크의 뱅크 제어 신호가 리프레시 명령이 입력되는 경우에 동작하도록 하고, 외부에서 모드레지스터 세팅 명령이 입력되는 경우에 모두 동작 불가능 상태로 만들고, 이후 외부로부터 인가되는 로두 액티브 명령 신호에 의하여 뱅크 액티브 신호가 발생하는 경우, 뱅크 액티브 신호가 발생한 뱅크를 동작 가능 상태로 두도록 하였다.The present invention proposes a scheme of skipping a refresh operation for a unit cell block (eg, a bank) having a cell that has never been accessed. For this purpose, the register is configured to enable the output when normal bank access occurs in the previous state and to disable the output when no bank access occurs. The register outputting the bank precharge skip signal causes the bank control signals of all banks to operate when the refresh command is input by the power-up signal, which is an initialization signal, and is disabled when the mode register setting command is input externally. When the bank active signal is generated by the low active command signal applied from the outside, the bank in which the bank active signal is generated is left in an operable state.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
도 2는 본 발명의 일 실시예에 따른 DRAM의 뱅크 제어 블럭의 블럭 다이어그램이다.2 is a block diagram of a bank control block of a DRAM in accordance with an embodiment of the present invention.
도 2를 참조하면, 본 실시예에 따른 뱅크 제어 블럭은, 로우액티브스트로브 신호(rast)를 생성하는 뱅크 제어 회로(20)의 전단에 뱅크 프리차지 스킵 신호(rskipz)를 생성하기 위한 레지스터(22)를 두었으며, 프리차지 모드에서 각 뱅크마다 구비된 뱅크 제어 회로(20)가 뱅크 프리차지 스킵 신호(rskipz)에 따라 인에이블/디스에이블 되도록 하였다.Referring to FIG. 2, the bank control block according to the present embodiment includes a register 22 for generating a bank precharge skip signal rskipz in front of the bank control circuit 20 that generates the low active strobe signal rast. In the precharge mode, the bank control circuit 20 provided for each bank is enabled / disabled according to the bank precharge skip signal rskipz.
도 3은 본 발명의 일 실시예에 따른 뱅크 제어 블럭의 회로도로서, 상기 도 2의 레지스터(22)의 구성을 예시하고 있다.3 is a circuit diagram of a bank control block according to an embodiment of the present invention, illustrating the configuration of the register 22 of FIG.
본 실시예에 따른 레지스터(22)는 인버터를 통해 반전된 로우액티브스트로브 신호(rast)를 게이트 입력으로 하는 풀업 MOS 트랜지스터(M16)와, 모드레지스터 세팅 신호(mrs)를 게이트 입력으로 하는 풀다운 MOS 트랜지스터(M17)로 구성된 제1 드라이버(30)를 포함한다. 또한, 파워업 신호(pwrup)를 게이트 입력으로 하는 풀업 MOS 트랜지스터(M18)와, 4개의 인버터를 통해 지연된 로우액티브스트로브 신호(rast)를 게이트 입력으로 하는 풀다운 MOS 트랜지스터(M19)로 구성된 제2 드라이버(31)를 포함한다. 또한, 제1 드라이버(30)의 출력단에 접속되며, 파워업 신호(pwrup)를 게이트 입력으로 하여 뱅크 프리차지 스킵 신호(rslipz)를 논리 레벨 하이로 초기화하기 위한 MOS 트랜지스터(M15)로 이루어진 초기화부(32)를 포함한다. 또한, 제1 드라이버(30)의 출력 신호를 래치하기 위하여 두 개의 인버터로 구성된 제1 인버터 래치(33)와, 제2 드라이버(31)의 출력 신호를 래치하기 위하여 두 개의 인버터로 구성된 제2 인버터 래치(34)와, 제1 인버터 래치(33)의 출력을 일입력으로 하고 제2 인버터 래치(34)의 출력을 타입력으로 하는 크로스커플드 낸드 래치(35)로 구성된다. 크로스커플드 낸드 래치(35)는 서로의 출력단을 입력으로 하는 두 개의 낸드 게이트(NAND5, NAND6)로 구성된다.The register 22 according to the present embodiment includes a pull-up MOS transistor M16 having a low active strobe signal rast inverted through an inverter as a gate input, and a pull-down MOS transistor having a mode register setting signal mrs as a gate input. The first driver 30 configured as M17 is included. In addition, a second driver including a pull-up MOS transistor M18 having a power-up signal pwrup as a gate input and a pull-down MOS transistor M19 having a low active strobe signal rast delayed through four inverters as a gate input. (31). An initialization unit is connected to an output terminal of the first driver 30 and includes an MOS transistor M15 for initializing the bank precharge skip signal rslipz to a logic level high using the power-up signal pwrup as a gate input. And (32). In addition, a first inverter latch 33 composed of two inverters for latching an output signal of the first driver 30, and a second inverter composed of two inverters for latching an output signal of the second driver 31. The latch 34 and the cross-coupled NAND latch 35 which uses the output of the 1st inverter latch 33 as one input, and the output of the 2nd inverter latch 34 as a type force are comprised. The cross-coupled NAND latch 35 is composed of two NAND gates NAND5 and NAND6 that input each other's output terminals.
한편, 이러한 레지스터(22)의 출력인 뱅크 프리차지 스킵 신호(rslipz)는 상기 도 1의 로우 액티브 신호 생성부(12)의 MOS 트랜지스터 M10 및 M11 사이에 새로이 삽입된 MOS 트랜지스터(M20)의 게이트 입력이 된다.On the other hand, the bank precharge skip signal rslipz, which is an output of the register 22, is a gate input of the MOS transistor M20 newly inserted between the MOS transistors M10 and M11 of the low active signal generator 12 of FIG. Becomes
이하, 도 3에 도시된 회로의 동작을 살펴본다.The operation of the circuit shown in FIG. 3 will now be described.
칩을 선택한 후 파워업 모등 들어갈 때, 파워업 신호(pwrup)가 논리 레벨 로우로 떨어지면 뱅크 프리차지 스킵 신호(rslipz)는 논리 레벨 하이로 초기화 된다. 이 경우, 파워업 동작뒤 수행되는 오토 리프레시는 스킵 없이 진행된다.When the power up signal is entered after the chip is selected, the bank precharge skip signal rslipz is initialized to a logic level high if the power up signal pwrup drops to a logic level low. In this case, auto refresh performed after the power-up operation proceeds without skipping.
그러나, 그 이후 모드레지스터 세팅을 위해 모드레지스터 세팅 신호(mrs)가 논리 레벨 하이로 뜨면 뱅크 프리차지 스킵 신호(rslipz)는 논리 레벨 로우로 떨어지고, 이에 따라 해당 뱅크의 리프레시 명령을 스킵하는 상태가 된다.However, after that, when the mode register setting signal mrs drops to a logic level high for setting the mode register, the bank precharge skip signal rslipz falls to a logic level low, thereby skipping the refresh command of the corresponding bank. .
한편, 모드레지스터 세팅 이후 뱅크 프리차지 스킵 신호(rslipz)는 논리 레벨 로우로 리프레시 스킵 상태를 유지하며, 크로스커플드 낸드 래치(35)는 파워업 이후 계속 풀린 상태이다. 여기에서 해당 뱅크에 대한 로우 액티브 명령이 인가되어 로우액티브스트로브 신호(rast)가 논리 레벨 하이가 되면, 먼저 뱅크 프리차지스킵 신호(rslipz)를 논리 레벨 하이로 비활성화시키고 크로스커플드 낸드 래치(35)를 걸어 해당 뱅크에 인가된 리프레시 명령을 스킵하지 않도록 한다. 이때 걸린 크로스커플드 낸드 래치(35)는 다음 파워업 시 파워업 신호(pwrup) 신호가 로우로 떨어져야만 풀리게 되어 있으므로, 중간에 모드레지스터 세팅을 바꾸어주기 위해 모드레지스터 세팅 신호(mrs)가 논리 레벨 하이로 액티브 되더라도 뱅크 프리차지 스킵 상태는 바뀌지 않는다.On the other hand, after the mode register setting, the bank precharge skip signal rslipz maintains a refresh skip state at a logic level low, and the cross-coupled NAND latch 35 is released after power-up. Here, when a low active command for the corresponding bank is applied so that the low active strobe signal rast becomes a logic level high, the bank precharge skip signal rslipz is first deactivated to a logic level high and the cross-coupled NAND latch 35 is applied. Do not skip refresh commands applied to the bank. At this time, the cross-coupled NAND latch 35 is unlocked only when the power-up signal (pwrup) falls low at the next power-up. Therefore, the mode register setting signal mrs is changed to a logic level to change the mode register setting in the middle. The bank precharge skip state does not change even when active high.
전술한 바와 같이 본 발명은 파워업을 동반한 모드레지스터 세팅이 수행되는 경우에만 해당 뱅크에 대한 리프레시 명령을 스킵하도록 설정한 상태에서, 한번이라도 액세스 되는 뱅크에 대해서만 리프레시 명령을 받아들이도록 함으로써 데이터가 쓰여있지 않은 셀까지 모두 리프레시 해주는 것으로부터 발생하는 전류 소모를 줄일 수 있으며, 리프레시 효율을 높일 수 있다.As described above, according to the present invention, data is written by allowing the refresh command to be accepted only for the bank which is accessed at least once, with the refresh command for the bank being set to be skipped only when the mode register setting with power-up is performed. Refreshing all cells that are not available can reduce current consumption and improve refresh efficiency.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
전술한 실시예에서는 리프레시 스킵의 대상이 되는 단위 블럭으로 뱅크를 예시하였으나, 뱅크 내 특정 셀 블럭을 리프레시 스킵의 대상이 되는 단위 블럭으로 할 수 있다.In the above-described embodiment, the bank is exemplified as the unit block that is the target of the refresh skip, but a specific cell block in the bank may be the unit block that is the target of the refresh skip.
전술한 본 발명은 반도체 메모리 소자의 리프레시 효율을 높이고, 리프레시에 따르는 불필요한 전류 소모를 줄여 소자의 전력 소모 특성을 개선하는 효과가 있다.The present invention described above has the effect of improving the refresh efficiency of the semiconductor memory device and reducing the unnecessary current consumption caused by the refresh to improve the power consumption characteristics of the device.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0018168A KR100477824B1 (en) | 2002-04-03 | 2002-04-03 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0018168A KR100477824B1 (en) | 2002-04-03 | 2002-04-03 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030079245A true KR20030079245A (en) | 2003-10-10 |
| KR100477824B1 KR100477824B1 (en) | 2005-03-22 |
Family
ID=32377639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0018168A KR100477824B1 (en) | 2002-04-03 | 2002-04-03 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100477824B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100723774B1 (en) * | 2005-12-28 | 2007-05-30 | 주식회사 하이닉스반도체 | Buffer control circuit for reducing consumption power source and a semiconductor memory device with the same |
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-
2002
- 2002-04-03 KR KR10-2002-0018168A patent/KR100477824B1/en not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100477824B1 (en) | 2005-03-22 |
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