KR20030058543A - 다결정질 실리콘 박막 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 다결정질 실리콘 박막 트랜지스터의 제조 방법에 관한 것으로서, 채널 내의 금속 오염을 방지할 수 있고 높은 수율을 확보하기 위한 것이다. 비정질 실리콘과 금속을 직접 접촉시킨 후 열처리하는 기존 방식 대신에, 본 발명은 다결정질 금속 실리사이드를 매개체로 비정질 실리콘을 에피택셜 성장시켜 결정화하는 방식을 이용한다. 본 발명에 따르면, 기판 위에 제1 비정질 실리콘막과 금속층을 순차적으로 증착하고, 제1 열처리 공정을 통하여 금속층을 매개체로 제1 비정질 실리콘막을 결정화시킴으로써 금속 불순물이 함유된 다결정질 금속 실리사이드막을 형성한 후, 다결정질 금속 실리사이드막 위에 제2 비정질 실리콘막을 증착한다. 이어서, 제2 열처리 공정을 통하여 제2 비정질 실리콘막을 에피택셜 성장시켜 결정화시킴으로써 다결정질 실리콘막을 형성하고, 다결정질 실리콘막 위에 게이트 절연막과 게이트 전극을 순차적으로 형성한다.
Description
본 발명은 다결정질 실리콘 박막 트랜지스터의 제조 방법에 관한 것으로서, 보다 구체적으로는 비정질 실리콘의 결정화 매개체가 금속이 아닌 다결정질 금속 실리사이드로서 에피택셜 성장(epitaxial growth)으로 비정질 실리콘의 결정화를유도하여 다결정질 실리콘 박막 트랜지스터를 제조하는 방법에 관한 것이다.
일반적으로, 금속 유도 결정화 방식으로 박막 트랜지스터를 제조할 경우, 비정질 실리콘 전면에 금속이 증착되어 열처리되기 때문에 채널 내에 잔류 금속의 오염에 의하여 소자의 특성 저하(예컨대, 낮은 전자이동도, 높은 누설전류)가 야기된다.
도 1a 내지 도 1c는 종래기술에 따른 박막 트랜지스터의 제조 방법을 나타내는 단면도이다. 도 1a를 참조하면, 유리 또는 기타 물질로 이루어진 기판(10) 위에 비정질 실리콘막(12)을 형성한 후, 비정질 실리콘막(12)의 전면에 금속층(14)을 증착한다. 이어서, 열처리 공정을 진행하여 금속을 결정화 매개체로 하는 금속 유도 결정화 과정을 거친다.
그 결과, 도 1b에 도시된 바와 같이, 다결정질 금속 실리사이드막(16)이 형성된다. 이 때의 다결정질 금속 실리사이드막(16)에는 상당량의 금속이 함유된다.
이후, 도 1c에 도시된 바와 같이, 다결정질 금속 실리사이드막(16)을 패터닝하여 액티브 영역을 형성하고 게이트 절연막(18)과 게이트 전극(20)을 순차적으로 형성한다.
이상 설명한 종래의 박막 트랜지스터 제조 방법은 잔류 금속으로 인하여 채널이 오염되고 이에 따라 소자의 전기적 특성이 저하되는 문제점이 있다. 비정질 실리콘막에 증착되는 금속층의 두께를 최소화하여 잔류 금속으로 인한 오염의 정도를 줄일 수는 있지만, 이는 근본적인 해결책이 될 수 없을 뿐만 아니라, 이에 따른결정화 시간 및 온도가 증가하여 생산성을 크게 저하시키게 된다. 따라서, 적정 시간 내에 열처리 공정을 진행하여 비정질 실리콘의 결정화를 구현할 수 있는 연구가 활발히 진행중이다.
본 발명은 상술한 종래기술에서의 현안 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 채널 내의 금속 오염을 방지할 수 있고 높은 수율을 확보할 수 있는 다결정질 실리콘 박막 트랜지스터의 제조 방법을 제공하기 위한 것이다.
도 1a 내지 도 1c는 종래기술에 따른 박막 트랜지스터의 제조 방법을 나타내는 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 다결정질 실리콘 박막 트랜지스터의 제조 방법을 나타내는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 30: 기판12, 32, 38: 비정질 실리콘막
14, 34: 금속층16, 36: 다결정질 금속 실리사이드막
18, 42: 게이트 절연막20, 44: 게이트 전극
40: 다결정질 실리콘막
이러한 목적을 달성하기 위하여, 본 발명은 비정질 실리콘과 금속을 직접 접촉시킨 후 열처리하는 기존 방식 대신에 다결정질 금속 실리사이드를 매개체로 비정질 실리콘을 에피택셜 성장시켜 결정화하는 방식을 이용하는 다결정질 실리콘 박막 트랜지스터의 제조 방법을 제공한다.
본 발명에 따른 다결정질 실리콘 박막 트랜지스터의 제조 방법은, 기판 위에 제1 비정질 실리콘막과 금속층을 순차적으로 증착하는 단계와, 제1 열처리 공정을 통하여 금속층을 매개체로 제1 비정질 실리콘막을 결정화시킴으로써 금속 불순물이 함유된 다결정질 금속 실리사이드막을 형성하는 단계와, 다결정질 금속 실리사이드막 위에 제2 비정질 실리콘막을 증착하는 단계와, 제2 열처리 공정을 통하여 제2 비정질 실리콘막을 에피택셜 성장시켜 결정화시킴으로써 다결정질 실리콘막을 형성하는 단계와, 다결정질 실리콘막 위에 게이트 절연막과 게이트 전극을 순차적으로 형성하는 단계를 포함하여 구성된다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다. 첨부 도면에서 각 층 또는 막은 도면의 명확한 이해를 돕기 위해 다소 과장되거나 개략적으로 도시되었음을 밝혀둔다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 다결정질 실리콘 박막 트랜지스터의 제조 방법을 나타내는 단면도이다.
먼저, 도 2a를 참조하면, 유리 또는 기타 물질로 이루어지는 기판(30) 위에 제1 비정질 실리콘막(32)을 증착한 후, 제1 비정질 실리콘막(32)의 전면에 금속층(34)을 증착한다. 이어서, 열처리 공정을 진행하여 금속을 결정화 매개체로 이용하는 금속 유도 결정화 과정을 거침으로써 제1 비정질 실리콘막(32)을 결정화시킨다.
제1 비정질 실리콘막(32)의 증착 두께는 10~5000Å이며, 금속층(34)의 증착 두께는 0.1~500Å이다. 제1 비정질 실리콘막(32)은 화학기상증착(CVD) 또는 스퍼터링(sputtering) 등을 이용하여 증착할 수 있으며, 금속층(34)은 스퍼터링, 스핀 코팅(spin coating), 디핑(dipping) 등을 이용하여 증착할 수 있다. 열처리 공정의 온도는 200~1000℃가 바람직하다. 한편, 이 때 사용되는 금속으로는 니켈(Ni), 팔라듐(Pd), 코발트(Co), 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 구리(Cu) 등이 있으며, 열처리 공정은 수소(H2), 질소(N2), 아르곤(Ar), 헬륨(He)의 분위기에서 관상로 또는 기타 열처리 장비에서 진행할 수 있다.
열처리 결과, 도 2b에 도시된 바와 같이, 다결정질 금속 실리사이드막(36)이 형성된다. 이 때의 다결정질 금속 실리사이드막(36)에는 상당량의 금속 불순물이함유된다. 필요에 따라서는 잔류 금속을 제거할 수도 있지만, 결정 격자 내의 금속 불순물을 제거하는 것은 거의 불가능하다. 잔류 금속의 제거 방법으로는 공지의 화학적 또는 물리적 제거 방법들, 예컨대 습식 식각 및 건식 식각을 단독으로 또는 혼합하여 사용할 수 있다.
이어서, 도 2c에 도시된 바와 같이, 다결정질 금속 실리사이드막(36) 위에 제2 비정질 실리콘막(38)을 증착한다. 이후, 열처리를 통하여 상부의 제2 비정질 실리콘막(38)을 에피택셜 성장시켜 결정화시킨다. 에피택셜 성장은 하부 영역의 결정화 특성(즉, 결정화도, 결정방향 등)에 따라 상부의 비정질 박막도 같은 결정 특성으로 성장하는 것을 말한다. 제2 비정질 실리콘막(38)의 증착 두께는 10~5000Å이며, 화학기상증착 또는 스퍼터링을 이용하여 증착할 수 있다. 이 때의 열처리 공정 역시 수소(H2), 질소(N2), 아르곤(Ar), 헬륨(He)의 분위기에서 관상로 또는 기타 열처리 장비에서 진행할 수 있다.
에피택셜 성장에 의하여 결정화된 제2 비정질 실리콘막은, 도 2d에 도시된 바와 같이 다결정질 실리콘막(40)으로 형성되며, 금속이 거의 없는 매우 우수한 특성을 지니게 된다.
이어서, 도 2e에 도시된 바와 같이, 다결정질 실리콘막(40)을 패터닝하여 액티브 영역을 형성하고 게이트 절연막(42)과 게이트 전극(44)을 순차적으로 형성한다. 이 때, 공지의 증착 공정, 포토리소그래피 공정, 식각 공정 등이 사용된다. 그리고 나서, 공지된 바와 같이, 이온주입 공정을 진행하여 소스/드레인 영역을 형성하고, 보호막을 형성한 후, 소스/드레인 전극과 화소 전극을 형성한다.
이상 설명한 바와 같이, 본 발명에 따른 다결정질 실리콘 박막 트랜지스터의 제조 방법은 비정질 실리콘과 금속을 직접 접촉시킨 후 열처리하는 기존 방식 대신에 다결정질 금속 실리사이드를 매개체로 비정질 실리콘을 에피택셜 성장시켜 결정화하는 방식을 이용하기 때문에 채널 내의 금속 오염을 방지할 수 있고 높은 수율을 확보할 수 있다.
본 발명은 저온 공정의 비정질 또는 다결정질 박막 트랜지스터의 제조, 비정질 실리콘의 저온 결정화 기술, 높은 전계효과 이동도와 고해상도를 갖는 다결정질 박막 트랜지스터의 제조, 유기 또는 무기 전계발광 장치의 소자 제조 공정, 플라즈마 표시 장치 및 기타 전기적 표시 장치에서의 소자 제조 공정, 기타 반도체 공정 및 태양 전지(solar cell) 공정에서의 결정화 공정 등에 유용하게 적용할 수 있으며, 또한 엑스레이 디텍터 구동 소자의 제조에도 응용할 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
Claims (11)
- 기판 위에 제1 비정질 실리콘막과 금속층을 순차적으로 증착하는 단계;제1 열처리 공정을 통하여 상기 금속층을 매개체로 상기 제1 비정질 실리콘막을 결정화시킴으로써 금속 불순물이 함유된 다결정질 금속 실리사이드막을 형성하는 단계;상기 다결정질 금속 실리사이드막 위에 제2 비정질 실리콘막을 증착하는 단계;제2 열처리 공정을 통하여 상기 제2 비정질 실리콘막을 에피택셜 성장시켜 결정화시킴으로써 다결정질 실리콘막을 형성하는 단계;상기 다결정질 실리콘막 위에 게이트 절연막과 게이트 전극을 순차적으로 형성하는 단계를 포함하는 다결정질 실리콘 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서, 상기 제1 비정질 실리콘막의 증착 두께는 10~5000Å이며, 상기 금속층의 증착 두께는 0.1~500Å인 것을 특징으로 하는 다결정질 실리콘 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서, 상기 제1 비정질 실리콘막은 화학기상증착 또는 스퍼터링을 이용하여 증착하는 것을 특징으로 하는 다결정질 실리콘 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서, 상기 금속층은 스퍼터링, 스핀 코팅, 디핑 중의 하나를 이용하여 증착하는 것을 특징으로 하는 다결정질 실리콘 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서, 상기 금속층은 니켈, 팔라듐, 코발트, 알루미늄, 몰리브덴, 텅스텐, 구리 중의 하나로 이루어지는 것을 특징으로 하는 다결정질 실리콘 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서, 상기 제1 열처리 공정의 온도는 200~1000℃인 것을 특징으로 하는 다결정질 실리콘 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서, 상기 제1 열처리 공정 및 상기 제2 열처리 공정은 수소, 질소, 아르곤, 헬륨의 분위기에서 관상로 또는 기타 열처리 장비에서 진행하는 것을 특징으로 하는 다결정질 실리콘 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서, 상기 제1 열처리 공정 후, 상기 다결정질 금속 실리사이드막의 표면으로부터 잔류 금속을 제거하는 단계를 더 포함하는 것을 특징으로 하는 다결정질 실리콘 박막 트랜지스터의 제조 방법.
- 제 8 항에 있어서, 상기 잔류 금속의 제거 단계는 습식 식각 및 건식 식각을 단독으로 또는 혼합하여 사용하는 것을 특징으로 하는 다결정질 실리콘 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서, 상기 제2 비정질 실리콘막의 증착 두께는 10~5000Å인 것을 특징으로 하는 다결정질 실리콘 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서, 상기 제2 비정질 실리콘막은 화학기상증착 또는 스퍼터링을 이용하여 증착하는 것을 특징으로 하는 다결정질 실리콘 박막 트랜지스터의 제조 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101012794B1 (ko) * | 2003-12-04 | 2011-02-08 | 삼성전자주식회사 | 다결정 규소막의 형성 방법 |
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- 2001-12-31 KR KR1020010089000A patent/KR20030058543A/ko not_active Application Discontinuation
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