[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20030031423A - 멀티 플렉서 - Google Patents

멀티 플렉서 Download PDF

Info

Publication number
KR20030031423A
KR20030031423A KR1020020062230A KR20020062230A KR20030031423A KR 20030031423 A KR20030031423 A KR 20030031423A KR 1020020062230 A KR1020020062230 A KR 1020020062230A KR 20020062230 A KR20020062230 A KR 20020062230A KR 20030031423 A KR20030031423 A KR 20030031423A
Authority
KR
South Korea
Prior art keywords
diode
data
multiplexer
input terminal
latch
Prior art date
Application number
KR1020020062230A
Other languages
English (en)
Inventor
호간조쉬엔
Original Assignee
휴렛-팩커드 컴퍼니(델라웨어주법인)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 휴렛-팩커드 컴퍼니(델라웨어주법인) filed Critical 휴렛-팩커드 컴퍼니(델라웨어주법인)
Publication of KR20030031423A publication Critical patent/KR20030031423A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/002—Switching arrangements with several input- or output terminals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/74—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of diodes
    • H03K17/76—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/04—Distributors combined with modulators or demodulators
    • H04J3/047—Distributors with transistors or integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Read Only Memory (AREA)
  • Electronic Switches (AREA)
  • Static Random-Access Memory (AREA)

Abstract

멀티플렉서(10)는 복수의 스테이지(110)를 포함한다. 각 스테이지(110)는 데이터 출력단(Qn)에 결합되는 저장 장치(114)와, 데이터 입력단(Dn)과 전원 입력단(Pn) 사이에 결합되는 제 1 다이오드(116)와, 전원 입력단(Pn)과 데이터 출력단(Qn) 사이에 결합되는 제 2 다이오드(118)를 포함한다.

Description

멀티 플렉서{DIODE-BASED MULTIPLEXER}
본 발명은 멀티플렉서에 관한 것으로 일회 프로그램가능(OTP) 고체 상태 메모리에 관한 것이다.
PDA, 휴대용 컴퓨터, 디지털 카메라 및 디지털 음악 재생기와 같은 휴대용 장치는 데이터, 디지털 이미지 및 MP3 파일을 저장하기 위한 메모리를 포함한다. 이러한 휴대 장치에는 여러 유형의 메모리가 이용가능하다. 통상적인 유형의 메모리에는 플래쉬 메모리, 소형 하드 드라이브, 소형 콤팩트 디스크 및 자기 테이프가 있다. 그러나, 각각의 이러한 메모리 유형은 큰 물리적 크기, 낮은 저장 용량, 상대적으로 높은 비용, 약한 강도(poor robustness), 느린 액세스 시간 및 높은 전력 소모와 같은 하나 이상의 제약을 가진다.
고체 상태 다이오드-기반 OTP 메모리는 2001년 6월 5일 미국에 출원된 본 출원인의 미국 출원 번호 제 09/875,356 호에 개시되어 있다. 종래의 메모리에 비교해 볼 때, 다이오드-기반 메모리는 높은 쇼크 허용 범위, 낮은 전력 소모, 빠른 액세스 시간, 적절한 전송율 및 뛰어난 저장 용량을 갖는다. 다이오드-기반 메모리는 휴대용 장치의 표준 휴대용 인터페이스(예로, PCMCIA, CF)에 적합하다.
고체 상태 다이오드-기반 OTP 메모리 장치는 다수의 데이터 및 어드레스 라인을 포함할 수 있다. 멀티플렉서는 장치로의 데이터 및 어드레스 라인 수를 감소시키는 데 사용될 수 있다.
멀티플레스는 TTL과 같은 트랜지스터 로직에 기반을 둘 수 있다. 그러나, 다이오드-기반 OTP의 트랜지스터에 필요한 층을 제조하면 장치의 비용 및 복잡도가 증가한다.
다이오드-기반 OTP 메모리 장치의 멀티플렉서에 트랜지스터의 사용을 피하는 것이 바람직하다.
본 발명의 일 관점에 따르면, 멀티플렉스는 복수의 스테이지를 포함한다. 각 스테이지는 데이터 출력단에 결합된 저장 장치와, 데이터 입력단과 전원 입력단 사이에 결합되는 제 1 다이오드와, 전원 입력단과 데이터 출력단 사이에 결합되는 제 2 다이오드를 포함한다.
본 발명의 또 다른 특징 및 장점은 본 발명의 원리를 예를 들어 도시한 도면을 참조하여 후속하는 상세한 설명을 읽음으로써 분명해질 것이다.
도 1은 본 발명에 따른 멀티플렉서를 도시하는 도면,
도 2는 멀티플렉서용 래치를 도시하는 도면,
도 3은 멀티플렉서의 타이밍도,
도 4는 본 발명에 따른 서브-어레이 및 멀티플렉서를 포함하는 다이오드-기반 메모리 장치를 도시하는 도면,
도 5는 서브-어레이를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 멀티플렉서12 : 출력 라인
14 : 래치16 : 게이트
112 : 풀-업 저항116 : 제 1 다이오드
120 : 제 3 다이오드220 : 데이터 멀티플렉서
222 : 신호 조절 회로228 : 어드레스 멀티플렉서
230 : 신호 발생기
도 1을 참조하면, 멀티플렉서(10)는 M개의 다이오드-기반 래치(14)를 포함하며, 여기서 M>1이다. 래치(14)의 입력단(D1에서부터 DM까지)은 각 래치(14)가 동일한 N-비트 워드(DATA)를 수신하도록 병렬로 연결된다. 각 래치(14)는 N-비트 폭의 출력 라인(12)을 가지며, 여기서 N>1이다. 멀티플렉서(10)는 N-비트 워드(DATA)를수신하고 이 N-비트 워드(DATA)를 M개의 출력 라인(12) 중 임의의 한 라인에 전송한다.
클록 신호(CLK1, CLK2, ..., CLKM)는 래치(14)의 클록 입력단에 공급된다. 예를 들어, 클록 신호(CLK1)는 제 1 래치(14)에 공급된다. 클록 신호(CLK1)가 하이(high)일 경우, 제 1 래치(14)는 데이터 워드(DATA)를 저장한다. 클록 신호(CLK1)가 로우(low)일 경우, 저장된 데이터는 제 1 래치(14)의 출력 라인(12) 상에서 이용가능하게 된다.
기준 클록(CLK) 및 인에이블 신호(EN1, EN2, ..., ENM)는 신호 발생기(도 1에는 도시되어 있지 않음)에 의해 생성된다. 각 인에이블 신호(EN1, EN2, ..., ENM)는 하나의 래치(14)에 대응한다. 멀티플렉서(10)는 기준 클록(CLK)과 인에이블 신호(EN1, EN2, ..., ENM)로부터 클록 신호(CLK1, CLK2, ..., CLKM)를 생성하는 게이트(16)를 더 포함한다. 예를 들어, 기준 클록(CLK) 및 제 1 인에이블 신호(EN1)가 하이일 경우, 제 1 래치(14)는 데이터 워드(DATA)를 저장한다. 게이트(16)는 ECL 기술 또는 트랜지스터를 사용하지 않는 또 다른 기술에 기반을 둘 수 있다.
멀티플렉서(10)는 래치(14)에 저장된 데이터를 클리어(clear)하는 라인(18)도 포함한다. 클리어 데이터 신호(CLEAR)는 신호 발생기에 의해 생성되어 클리어 데이터 라인(18)에 공급된다.
도 1에 도시된 멀티플렉서는 입력 라인에 약 M:1 감축(reduction)을 제공한다. 그러므로, M=32개의 래치를 갖는 멀티플렉서는 입력 라인에 거의 32:1 감축을 제공한다.
도 2는 다이오드-기반 래치(14)를 보다 상세히 도시한다. 래치(14)는 N개의 스테이지(110)를 포함하되, 각 스테이지(110)는 데이터 입력단(Dn), 전원 입력단(Pn) 및 데이터 출력단(Qn)을 갖으며, 여기서 0≤n≤(N-1)이다. 제 1 스테이지(110)의 데이터 입력단(D0)은 데이터 워드(DATA)의 제 1 비트를 수신하고, 제 2 스테이지의 데이터 입력단(D1)은 데이터 워드(DATA)의 제 2 비트를 수신하며, 제 N 스테이지의 입력단(DN-1)은 데이터 워드(DATA)의 제 N 비트를 수신한다. N 스테이지(110)의 N개의 데이터 출력단은 N-비트 데이터 라인(12)에 연결된다. 각 스테이지(110)마다, 풀-업 저항(pull-up resistor)(12)이 전원 입력단(Pn)과 전압원(+V) 사이에 연결된다.
각 스테이지(110)는 데이터 출력단(Qn)에 결합된 전하 저장 장치(114)(예로, 캐패시터)와, 데이터 입력단(Dn)과 전원 입력단(Pn) 사이에 결합되는 제 1 다이오드(116)와, 전원 입력단(Pn)과 데이터 출력단(Qn) 사이에 결합된 제 2 다이오드(118)를 포함한다. 제 1 다이오드(116)의 캐소드는 데이터 입력단(Dn)에 연결되고, 제 1 다이오드(116)의 애노드는 전원 입력단(Pn)에 연결된다. 제 2 다이오드(118)의 캐소드는 데이터 출력단(Qn)에 연결되고, 제 2 다이오드(118)의 애노드는 전원 입력단(Pn)에 연결된다.
각 스테이지(110)는 클록 입력단(Cn) 및 클록 입력단(Cn)과 전원 입력단(Pn)사이에 연결되는 제 3 다이오드(120)를 더 포함한다. 스테이지(110)의 클록 입력단(C0내지 CN-1)은 함께 결합되어 동일한 클록 신호(예로, CLK1)를 수신한다.
각 스테이지(110)는 또한 클리어 데이터 입력단(CDn) 및 클리어 데이터 입력단(CDn)과 데이터 출력단(Qn) 사이에 연결되는 제 4 다이오드(122)를 포함한다. 스테이지(110)의 클리어 데이터 입력단(CD0내지 CDN-1)은 함께 결합되어 동일한 클이어 데이터 신호(CLEAR)를 수신한다.
나아가, 도 3을 참조하여 제 2 스테이지(110)의 동작을 다음의 예를 들어 설명할 것이다. 초기 조건은 다음과 같다. 클록 신호는 디-어서트(de-assert)되고 클리어 신호가 어서트(assert)된다. 전류가 전원으로부터 제 3 다이오드(120)를 통해 흐르면, 제 3 다이오드(120) 및 제 4 다이오드(122)가 순방향 바이어스되어, 캐패시터(114)가 제 4 다이오드(122)를 통해 방전된다.
동작 시작점에서, 클록 신호(CLK1)가 어서트되고 클리어 데이터 신호(CLEAR)는 디-어서트된다. 제 3 다이오드(120) 및 제 4 다이오드(122)는 역방향 바이어스된다. 데이터 워드 비트(D1)가 하이일 경우, 제 1 다이오드(116)는 역방향 바이어스되 제 2 다이오드(118)는 순방향 바이어스된다. 전류는 풀-업 저항(112) 및 제 2 다이오드(118)를 통해 흘러, 캐패시터(114)를 충전시킨다. 캐패시터 전압(VCAP)은 상승한다.
데이터는 클록 신호(CLK1)의 하강 에지(trailing edge)에서 판독된다. 높은캐패시터 전압(VCAP)이 데이터 출력단(Q1)에서 판독된다. 이러한 고전압은 하이 데이터 상태에 대응한다.
데이터가 판독된 후에, 클리어 데이터 신호(CLEAR)는 재-어서트된다. 결과적으로, 제 3 다이오드(120) 및 제 4 다이오드(122)가 순방향 바이어스되어, 전류가 전원으로부터 제 3 다이오드(120)를 통해 흐르고, 캐패시터(114)는 제 4 다이오드를 통해 방전된다. 캐패시터 전압(VCAP)은 떨어진다.
다음의 클록 사이클 시작점에서, 클록 신호(CLK1)가 어서트되고 클리어 데이터 신호(CLEAR)는 디-어서트된다. 제 3 다이오드(120) 및 제 4 다이오드(122)는 역방향 바이어스된다. 데이터 워드 비트(D1)가 로우일 경우, 제 1 다이오드(116)는 순방향으로 바이어스된다. 전류는 제 1 다이오드(116)를 통해 흐르고, 캐패시터(114)는 충전되지 않는다. 그러므로, 캐패시터 전압(Vcap)은 상승하지 않는다.
데이터는 클록 신호(CLK1)의 하가 에지에서 판독된다. 데이터 출력단(Q1)에서의 낮은 캐패시터 전압(Vcap)은 로우 데이터 상태에 대응한다.
도 4는 다이오드-기반 OTP 메모리 장치(210)를 도시한다. 하나 이상의 메모리 레벨(212)이 실리콘 기판(214) 상에 적층된다. 각 레벨(212)은 M개의 서브-어레이(216)를 포함한다. 각 서브-어레이(216)는 이하에서 상세히 설명된다. 데이터는 데이터 라인(218) 상에서 서브-어레이(216)로부터 판독된다. 데이터 라인(218)은 데이터 멀티플렉서(220)(도 1에 도시된 멀티플렉서(10)와 동일한 구성을 가짐)에공급된다. 데이터 멀티플렉서(220)의 출력은 기판(214) 상의 신호 조절 회로(singal conditioning circuit)(222)에 공급된다.
어드레스는 행 및 열 드라이버(224)에 의해 디코딩되고, 디코딩된 어드레스는 어드레스 멀티플렉서(228)(도 1에 도시된 멀티플렉서와 동일한 구성을 가짐)에 의해 적절한 어드레스 라인(226)으로 다중화된다. 행 및 열 드라이버(224)도 기판(214) 상에 존재한다.
인에이블 신호(EN1, EN2, ..., ENM), 기준 클록(CLK) 및 클리어 데이터 신호(CLEAR)는 기판(214) 상의 신호 발생기(230)에 의해 발생된다. 이러한 타이밍 신호는 어드레스를 디코딩함으로써 발생된다.
이제 도 5를 참조하면, 서브-어레이(216)는 OTP 메모리 소자(312)의 교차점 저항성 어레이(310), 메모리 소자(312)의 행을 따라 연장되는 워드 라인(314), 메모리 소자(312)의 열을 따라 연장되는 비트 라인(316)을 포함한다. 메모리 소자(312)의 각 행에는 하나의 워드 라인(314)이 존재할 수 있고 메모리 소자(312)의 각 열에는 하나의 비트 라인(316)이 존재할 수 있다. 각 메모리 소자(312)는 워드 라인(314) 및 비트 라인(316)의 교차점에 위치한다.
OTP 행 디코더(318)는 어드레스 멀티플렉서(228)에 의해 행 어드레스 라인(226)에 공급되는 어드레스를 디코딩함으로써 워드 라인(314)을 선택한다. 행 디코더(318)는 복수의 OTP 어드레스 소자(320)를 포함한다. 행 디코더(318)의 각 어드레스 소자(320)는 워드 라인(314) 및 행 어드레스 라인(226)의 교차점에 존재한다.
OTP 열 디코더(322)는 어드레스 멀티플렉서(228)에 의해 열 어드레스 라인(226)에 공급되는 어드레스를 디코딩함으로써 열 라인(316)을 선택한다. 열 디코더(322)는 복수의 OTP 어드레스 소자(320)를 포함한다. 열 디코더(322)의 각 어드레스 소자(320)는 비트 라인(316) 및 열 어드레스 라인(226)의 교차점에 존재한다.
메모리 소자(312) 및 어드레스 소자(320) 모두는 다이오드를 포함한다.
데이터는 어드레스를 행/열 드라이버(224) 및 신호 발생기(230)에 제공함으로써 장치(20)에 기록될 수 있다. 신호 발생기(230)는 어드레스를 디코딩하고 어드레스 멀티플렉서(228)가 서브-어레이를 선택하도록 한다. 행/열 드라이버(224)는 어드레스를 디코딩하고 디코딩된 어드레스를 어드레스 멀티플렉서(228) 및 선택된 서브-어레이에 전달한다. 선택된 서브 어레이의 어드레스 로직은 디코딩된 어드레스를 (어드레스 라인(226)을 통해) 수신하여 워드 라인(314) 및 비트 라인(316)을 선택한다. 기록 전류는 선택된 워드 라인(314) 및 비트 라인(316)을 통해 흐르고, 따라서 선택된 워드 라인(314) 및 비트 라인(316)의 교차점의 메모리 소자(312)를 통해 흐른다. 기록 전류의 크기는 선택된 메모리 소자(312)의 저항 상태를 변경하기에 충분하다.
메모리 소자(312)의 저항 상태는 어드레스를 행/열 드라이버(224)에 제공함으로써 감지될 수 있다. 어드레스 멀티플렉서(228)는 디코딩된 어드레스를 선택된 서브-어레이에 전송한다. 디코딩된 어드레스에 따라, 워드 라인(314) 및 비트 라인(316)이 선택된다. 감지 전류는 선택된 워드 라인(314) 및 비트 라인(316)을 통해 흐르고, 따라서 선택된 워드 라인(314) 및 비트 라인(316)의 교차점의 메모리 소자(312)를 통해 흐른다. 감지 전류의 크기는 선택된 메모리 소자(216)의 저항 상태를 나타낸다. 감지 전류는 디지털 값으로 변환되고, 데이터 멀티플렉서는 디지털 값을 기판(214) 상의 신호 조절 회로(222)에 전송한다. 서브-어레이로부터의 모든 데이터가 효율적으로 결합되나, 선택된 어드레스에 대응하는 메모리 비트만이 인에이블된다.
본 발명은 위에서 설명되고 도시된 특정 실시예로 제한되지 않는다. 대신, 본 발명은 다음의 청구항에 따라 해석된다.
본 발명에 따르면, 복수의 스테이지를 포함하되, 각 스테이지가 데이터 출력단에 결합된 저장 장치와, 데이터 입력단과 전원 입력단 사이에 결합되는 제 1 다이오드와 전원 입력단과 데이터 출력단 사이에 결합되는 제 2 다이오드를 포함하는 멀티를렉서를 제공함으로써, 트랜지스터의 사용을 배제한 저비용의 간단한 다이오드-기반 OTP 메모리 장치를 구현할 수 있다.

Claims (6)

  1. M개의 래치(14)를 포함하되,
    각 래치(14)는 N 스테이지를 갖고, 정수 M>1이고 정수 N>1이며,
    각 스테이지는 데이터 입력단(Dn), 전원 입력단(Pn), 데이터 출력단(Qn)을 구비하고,
    각 스테이지(110)는 데이터 출력단(Qn)에 결합된 전하 저장 장치(114)와, 데이터 입력단(Dn)과 전원 입력단(Pn) 사이에 결합된 제 1 다이오드(116)와, 전원 입력단(Pn) 및 데이터 출력단(Qn) 사이에 결합된 제 2 다이오드(118)를 포함하는
    멀티플렉서(10).
  2. 제 1 항에 있어서,
    상기 각 래치(14)는 자신의 N개의 스테이지(110)의 데이터 입력단(Dn)으로 이루어지는 N-비트 폭 입력단을 가지며,
    상기 각 래치(14)는 자신의 N개의 스테이지(110)의 데이터 출력단(Qn)으로 이루어지는 N-비트 폭 출력 라인(12)을 갖는
    멀티플렉서(10).
  3. 제 1 항에 있어서,
    한 번에 적어도 하나의 래치를 인에이블하는 로직(16)을 더 포함하는
    멀티플렉서(10).
  4. 제 1 항에 있어서,
    상기 각 스테이지(110)가 클록 입력단(Cn) 및 클록 입력단(Cn)과 전원 입력단(Pn) 사이에 연결된 제 3 다이오드(120)를 더 포함하되, 상기 스테이지들(110)의 상기 클록 입력단들(Cn)이 함께 결합되는
    멀티플렉서(10).
  5. 제 1 항에 있어서,
    상기 스테이지가 클리어 데이터 입력단(CDn) 및 클리어 데이터 입력단(CDn)과 데이터 출력단(Qn) 사이에 연결된 제 4 다이오드(122)를 더 포함하되, 상기 스테이지들(110)의 상기 클리어 데이터 입력단들(CDn)이 함께 결합되는
    멀티플렉서(10).
  6. 제 1 항에 있어서,
    입력단 데이터는 제 1 다이오드(116)가 순방향 바이어스되는지 또는 역방향 바이어스되는지를 판단하며, 상기 제 1 다이오드(116)가 순방향 바이어스가 걸리는 경우 상기 래치(14)는 제 1 로직 상태로 설정되고, 상기 제 1 다이오드(116)가 역바이어스되는 경우 상기 래치(14)는 제 2 로직 상태로 설정되는
    멀티플렉서(10).
KR1020020062230A 2001-10-13 2002-10-12 멀티 플렉서 KR20030031423A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/976,744 2001-10-13
US09/976,744 US6614697B2 (en) 2001-10-13 2001-10-13 Diode-based multiplexer

Publications (1)

Publication Number Publication Date
KR20030031423A true KR20030031423A (ko) 2003-04-21

Family

ID=25524408

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020062230A KR20030031423A (ko) 2001-10-13 2002-10-12 멀티 플렉서

Country Status (7)

Country Link
US (1) US6614697B2 (ko)
EP (1) EP1303044B1 (ko)
JP (1) JP3961392B2 (ko)
KR (1) KR20030031423A (ko)
CN (1) CN1412779A (ko)
DE (1) DE60211093T2 (ko)
TW (1) TWI240281B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1157466A1 (en) * 1999-12-21 2001-11-28 Koninklijke Philips Electronics N.V. Diode multiplexer circuit and electronic device incorporating the same
US7747415B1 (en) * 2005-12-22 2010-06-29 Microstrain, Inc. Sensor powered event logger
TWI340911B (en) * 2007-04-13 2011-04-21 Generalplus Technology Inc Capacitance touch sensor

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5900767A (en) 1995-06-24 1999-05-04 U.S. Philips Corporation Electronic devices comprising an array
GB9614480D0 (en) * 1995-12-01 1996-09-04 Philips Electronics Nv Multiplexer circuit
GB9524560D0 (en) * 1995-12-01 1996-01-31 Philips Electronics Nv Multiplexer circuit
GB9600543D0 (en) * 1996-01-11 1996-03-13 Philips Electronics Nv Electronic devices comprising an array
US6199140B1 (en) * 1997-10-30 2001-03-06 Netlogic Microsystems, Inc. Multiport content addressable memory device and timing signals
EP1157466A1 (en) * 1999-12-21 2001-11-28 Koninklijke Philips Electronics N.V. Diode multiplexer circuit and electronic device incorporating the same

Also Published As

Publication number Publication date
DE60211093T2 (de) 2007-02-01
JP3961392B2 (ja) 2007-08-22
EP1303044B1 (en) 2006-05-03
DE60211093D1 (de) 2006-06-08
EP1303044A1 (en) 2003-04-16
CN1412779A (zh) 2003-04-23
JP2003142994A (ja) 2003-05-16
TWI240281B (en) 2005-09-21
US20030072184A1 (en) 2003-04-17
US6614697B2 (en) 2003-09-02

Similar Documents

Publication Publication Date Title
US6618295B2 (en) Method and apparatus for biasing selected and unselected array lines when writing a memory array
US6545898B1 (en) Method and apparatus for writing memory arrays using external source of high programming voltage
US6504753B1 (en) Method and apparatus for discharging memory array lines
JP4325275B2 (ja) 半導体装置
KR102515463B1 (ko) 비휘발성 메모리 장치와, 이의 리드 및 라이트 방법
US9378785B2 (en) Resistive random-access memory devices
US7474553B2 (en) Device writing to a plurality of rows in a memory matrix simultaneously
JP3754593B2 (ja) データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法
US6717444B2 (en) Low power latch sense amplifier
US6614697B2 (en) Diode-based multiplexer
US7596029B2 (en) Flash memory device including unified oscillation circuit and method of operating the device
US7034572B2 (en) Voltage level shifting circuit and method
JP2007018584A (ja) 半導体記憶装置
US6826112B2 (en) Low power logic gate
US20230018420A1 (en) Sram with fast, controlled peak current, power efficient array reset, and data corruption modes for secure applications
US7978547B2 (en) Data I/O control signal generating circuit in a semiconductor memory apparatus
JP4294977B2 (ja) 不揮発性記憶装置
US9721624B2 (en) Memory with multiple write ports
US11049549B2 (en) Decoder structure including array of decoder cells organized into different rows
US7463524B2 (en) Reading and writing method for non-volatile memory with multiple data states
JPH0684355A (ja) 低電圧駆動半導体メモリ
KR100192524B1 (ko) 센스 앤프의 제어회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application