KR20030002632A - Method for manufacturing mos transister in esd protection circuit - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 장치의 정전기 방지회로의 모스 트랜지스터 제조방법에 관한 것으로, 특히 래이아웃(layout)의 면적을 줄이면서 정전기 방전(ElectroStatic Discharge: ESD) 특성을 향상시킬 수 있는 정전기 방지회로의 모스 트랜지스터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a MOS transistor in an antistatic circuit of a semiconductor memory device, and more particularly, to a MOS transistor of an antistatic circuit capable of improving electrostatic discharge (ESD) characteristics while reducing an area of a layout. It relates to a manufacturing method.
일반적으로, ESD는 반도체 칩의 신뢰성을 좌우하는 요소 중의 하나로서, 반도체 칩의 취급 시 또는 시스템에 장착하는 경우 발생되어 칩을 손상시킨다. 따라서, 반도체 소자의 주변 영역에는 정전기로 부터 반도체 소자를 보호하기 위하여, ESD 방지 회로가 구비되어야 한다.In general, ESD is one of factors that determine the reliability of a semiconductor chip, and occurs when the semiconductor chip is handled or when mounted in a system, thereby damaging the chip. Therefore, in order to protect the semiconductor device from static electricity in the peripheral region of the semiconductor device, an ESD protection circuit should be provided.
여기서, 일반적인 정전기 모델링 방법에는 크게 CDM(charge device model), HBM(human body model), MM(machine model)등이 있다.Here, general electrostatic modeling methods include a charge device model (CDM), a human body model (HBM), a machine model (MM), and the like.
CDM 방식은 디바이스 외부에 직접 또는 간접으로 칩내에 하전되어 있던 전하가 어느 순간에 디바이스의 아우터 리드핀을 통해 밖으로 방전시, 소자에 미치는 영향을 테스트하기 위한 모델링 방법이고, HBM 방식은 사람의 몸에 의하여 발생된 정전기가 순간적으로 디바이스를 통해 방전시 소자에 미치는 영향을 테스트하기 위한 모델링 방법이며, MM 방식은 하전된 공작대, 또는 기구에 의하여 발생된 정전기가 순간적으로 디바이스를 통해 방전시 소자에 미치는 영향을 테스트하기 위한 모델링 방법이다.The CDM method is a modeling method for testing the effect on the device when an electric charge that has been charged in a chip directly or indirectly outside the device is discharged through the device's outer lead pin at a moment, and the HBM method is applied to a human body. Modeling method for testing the effect of static electricity generated by the device on the device during the instant discharge through the device, MM method is the effect of static electricity generated by a charged work table or a device on the device during the instant discharge through the device Modeling method for testing
이하, 반도체 칩 내에 내장된 종래의 정전기 방지 회로를 도 1a 및 도 1b를 통하여 설명하도록 한다.Hereinafter, a conventional antistatic circuit built in a semiconductor chip will be described with reference to FIGS. 1A and 1B.
도 1a를 참조하면, 신호를 입력하는 입력 패드(1)와 입력 패드(1)를 통해 수신된 신호를 완충하는 입력 버퍼부(3) 사이에 정전기 방지 회로부(2)가 연결된다.Referring to FIG. 1A, an antistatic circuit part 2 is connected between an input pad 1 for inputting a signal and an input buffer part 3 for buffering a signal received through the input pad 1.
상기 정전기 회로부(2)는 전원 전압(Vcc)과 입력 패드(1)와 입력 버퍼부(3)를 연결하는 노드(Nd1) 사이에 연결되며 게이트가 상기 전원 전압(Vcc)에 연결된 풀업 소자(P1)와, 상기 노드(Nd1)와 접지전압(Vss) 사이에 연결되며 게이트가 접지에 연결된 풀다운 소자(N1)로 구성된다. 여기서, 풀업 및 풀다운 소자(P1)(N1)는 필드 플레이트 디바이스(Field Plate Device: FPD)로 구성된다.The electrostatic circuit unit 2 is connected between a power supply voltage Vcc and a node Nd1 connecting the input pad 1 and the input buffer unit 3, and a pull-up element P1 having a gate connected to the power supply voltage Vcc. ) And a pull-down element N1 connected between the node Nd1 and the ground voltage Vss and whose gate is connected to ground. Here, the pull-up and pull-down elements P1 (N1) are composed of field plate devices (FPDs).
상기 정전기 방지 회로부(2)는 전원 전압(Vcc) 이상의 고전압의 정전기가 입력 패드(1)을 통해 인가되는 경우에는 풀업 소자(Q1)가 턴온되어 전원 전압(Vcc) 라인으로 정전기가 방전되고, 접지 전압(Vss) 이하의 기저 전압(-Vbb)의 정전기가 유입되는 경우에는 풀다운 소자(Q2)가 턴온되어 접지 전압(Vss) 라인으로 정전기가 방전된다.In the antistatic circuit unit 2, when a high voltage static voltage equal to or greater than the power supply voltage Vcc is applied through the input pad 1, the pull-up element Q1 is turned on to discharge static electricity into the power supply voltage Vcc line, and the ground When the static electricity of the base voltage (-Vbb) equal to or less than the voltage Vss flows in, the pull-down element Q2 is turned on to discharge static electricity to the ground voltage Vss line.
도 1c는 종래의 필드 플레이트 디바이스(FPD)의 스냅백(snapback) 특성을 나타낸 파형도이다. 도시된 바와 같이, 외부로부터 ESD 전압이 들어오면 필드 플레이트 디바이스의 특성에서 볼 수 있는 스냅백 특성에 의해 차단시키게 된다.1C is a waveform diagram showing snapback characteristics of a conventional field plate device (FPD). As shown, the incoming ESD voltage from the outside is blocked by the snapback characteristic found in the properties of the field plate device.
도 1c에서, 필드 플레이트 디바이스(FPD)의 소스/드레인 도즈(dose)를 높이면 펀치스루(punchthrough)의 특성 곡선을 더 작은 값으로 떨어뜨릴 수 있다.In FIG. 1C, increasing the source / drain dose of the field plate device FPD can lower the characteristic curve of punchthrough to a smaller value.
도 2는 종래 기술에 따른 정전기 방지 회로의 모스 트랜지스터의 공정 단면도이다.2 is a process sectional view of a MOS transistor of the antistatic circuit according to the prior art.
도시된 바와 같이, P 웰(1) 위에 게이트 산화막(2)과 폴리실리콘막을 순차적으로 형성하고, 상기 게이트 산화막(2)과 폴리실리콘막을 패터닝하여 게이트 전극(3)을 형성한다. 그리고, 상기 게이트 전극(3)이 형성된 P웰(1)에 저농도 불순물 이온(n-)을 주입한 다음 상기 게이트 전극(3)의 양쪽에 스페이서(6)를 형성한다. 그 다음, 상기 스페이서(6) 양쪽의 P 웰(1)에 고농도 불순물 이온(n+)을 주입하여 소오스/드레인 영역(4)(5)을 형성한다.As illustrated, the gate oxide film 2 and the polysilicon film are sequentially formed on the P well 1, and the gate oxide film 2 and the polysilicon film are patterned to form the gate electrode 3. Then, low concentration impurity ions (n−) are implanted into the P well 1 on which the gate electrode 3 is formed, and then spacers 6 are formed on both sides of the gate electrode 3. Then, high concentration impurity ions (n +) are implanted into the P wells 1 on both sides of the spacer 6 to form source / drain regions 4 and 5.
이때, 소오스/드레인 영역(4)(5)은 상기 스페이서(6) 바로 밑에 있는 저농도 불순물 영역(B 영역)과 고농도 불순물 영역(C 영역)의 농도차에 의한 저항 증가로 접합 파괴 전압(junction breakdown voltage)이 낮아져 외부에서 정전기적 전압이 유입될 경우 쉽게 손상되는 문제점이 있었다. 따라서, 종래에는 이를 개선하기 위하여, 고농도 불순물(N+) ESD 이온 주입을 통하여 A 영역에서의 농도차(저항 차이)를 개선하여 외부에서의 정전기적인 충격에서 내부 회로를 보호하였다.In this case, the source / drain regions 4 and 5 may have a junction breakdown voltage due to an increase in resistance due to a concentration difference between the low concentration impurity region B region and the high concentration impurity region C region directly below the spacer 6. There was a problem that the voltage is easily damaged when the electrostatic voltage is introduced from the outside. Therefore, in order to improve this, conventionally, the concentration difference (resistance difference) in the A region is improved through the implantation of high concentration impurity (N +) ESD ions to protect the internal circuit from the electrostatic shock from the outside.
그러나, 이와 같이 구성된 종래의 정전기 방지 회로의 트랜지스터 제조 방법에서도 접합 파괴 전압이 일정 수준 이상으로 높아질 경우(최근 ESD 레벨은 HBM 2000V, MM 200V 이상이 요구됨) 정전기 보호 효과가 떨어지며, 특히 트랜지스터의 게이트 크가가 적어지면 ESD 레벨이 취약해서 반도체에 대한 신뢰성을 확보하기 어려운 문제점이 있었다.However, even in the transistor manufacturing method of the conventional antistatic circuit configured as described above, when the junction breakdown voltage becomes higher than a certain level (the recent ESD level requires HBM 2000V, MM 200V or more), the electrostatic protection effect is inferior, especially the gate voltage of the transistor. If the price is low, the ESD level is weak, making it difficult to secure reliability of the semiconductor.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 래이아웃의 면적을 줄이면서 정전기 방전(ESD) 특성을 향상시킬 수 있는 정전기 방지회로의 모스 트랜지스터 제조 방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to provide a MOS transistor manufacturing method of the antistatic circuit which can improve the electrostatic discharge (ESD) characteristics while reducing the area of the layout.
도 1a 및 도 1b는 종래 기술에 따른 정전기 방지 회로 및 공정 단면도1A and 1B are cross-sectional views of an antistatic circuit and a process according to the prior art
도 1c는 종래 기술에 따른 다른 정전기 방지 회로의 스냅백 특성을 나타낸 파형도Figure 1c is a waveform diagram showing the snapback characteristics of another antistatic circuit according to the prior art
도 2는 종래 기술에 따른 정전기 방지 회로의 모스 트랜지스터의 공정 단면도2 is a process cross-sectional view of a MOS transistor of the antistatic circuit according to the prior art.
도 3은 본 발명에 의한 정전기 방지 회로의 모스 트랜지스터의 공정 단면도3 is a process cross-sectional view of a MOS transistor of the antistatic circuit according to the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
11 : P 웰 기판22 : 게이트 산화막11: P well substrate 22: gate oxide film
33 : 게이트44, 55 : 소오스/드레인33: gate 44, 55: source / drain
66 : 스페이서77 : 포토레지스터막66: spacer 77: photoresist film
상기 본 발명의 목적을 달성하기 위하여, 본 발명의 정전기 방지회로의 모스트랜지스터 제조 방법은 기판의 P 웰 영역 위에 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 P 웰 영역에 N형 저농도 불순물 이온을 주입한 다음 상기 게이트 전극의 양쪽 측벽에 스페이서를 형성하는 단계; 상기 스페이서 양쪽의 P 웰 영역에 N형 고농도 불순물 이온을 주입하여 소오스/드레인 영역을 형성하는 단계; 상기 스페이서 아래의 상기 소오스/드레인 영역에 고농도 불순물 ESD 이온을 주입하여 상기 소오스/드레인 영역에서의 농도를 일정하게 만드는 단계; 상기 소오스/드레인 영역과 상기 P웰 영역의 경계에 상기 P웰 영역을 형성하는 것과 동일한 P형 불순물 이온을 주입하여 상기 소오스/드레인 영역 바로 아래에 있는 P웰 영역 위에 P형 불순물 영역을 형성하는 것을 특징으로 한다.In order to achieve the object of the present invention, the method of manufacturing a MOS transistor of the antistatic circuit of the present invention comprises the steps of forming a gate electrode on the P well region of the substrate; Implanting N-type low concentration impurity ions into the P well region where the gate electrode is formed, and then forming spacers on both sidewalls of the gate electrode; Implanting N-type high concentration impurity ions into the P well regions on both sides of the spacer to form a source / drain region; Implanting high concentration impurity ESD ions into the source / drain region under the spacer to make the concentration in the source / drain region constant; Implanting the same P-type impurity ions as forming the P well region at the boundary between the source / drain region and the P well region to form a P-type impurity region over the P well region immediately below the source / drain region It features.
상기 P형 불순물 이온은 브론인 것을 특징으로 한다.The p-type impurity ion is characterized in that the bronze.
(실시예)(Example)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 의한 정전기 방지 회로의 모스 트랜지스터의 공정 단면도이다.3 is a process cross-sectional view of a MOS transistor of the antistatic circuit according to the present invention.
도시된 바와 같이, 기판의 P 웰 영역(11) 위에 게이트 산화막(22)과 폴리실리콘막을 순차적으로 형성하고, 상기 게이트 산화막(22)과 폴리실리콘막을 패터닝하여 게이트 전극(33)을 형성한다. 그리고, 상기 게이트 전극(33)이 형성된 P 웰 영역(11)에 저농도 불순물 이온(n-)을 주입한 다음 상기 게이트 전극(33)의 양쪽 측벽에 스페이서(66)를 형성한다. 그 다음, 상기 스페이서(66) 양쪽의 P 웰영역(11)에 고농도 불순물 이온(n+)을 주입하여 소오스/드레인 영역(44)(55)을 형성한다.As shown, the gate oxide film 22 and the polysilicon film are sequentially formed on the P well region 11 of the substrate, and the gate oxide film 22 and the polysilicon film are patterned to form the gate electrode 33. The low concentration impurity ions (n−) are implanted into the P well region 11 in which the gate electrode 33 is formed, and then spacers 66 are formed on both sidewalls of the gate electrode 33. Next, the source / drain regions 44 and 55 are formed by implanting high concentration impurity ions (n +) into the P well regions 11 on both sides of the spacer 66.
이때, 소오스/드레인 영역(44)(55)은 상기 스페이서(66) 바로 밑에 있는 저농도 불순물 영역(B 영역)과 고농도 불순물 영역(C 영역)의 농도차에 의한 저항 증가로 접합 파괴 전압(junction breakdown voltage)이 낮아져 외부에서 정전기적 전압이 유입될 경우 쉽게 손상되는 문제점이 있었다. 따라서, 이를 개선하기 위하여, 고농도 불순물 ESD 이온(N+) 주입을 통하여 A 영역에서의 농도차(저항 차이)를 개선하여 외부에서의 정전기적인 충격에서 내부 회로를 보호하였다.At this time, the source / drain regions 44 and 55 may have a junction breakdown voltage due to an increase in resistance due to a concentration difference between the low concentration impurity region B region and the high concentration impurity region C region directly below the spacer 66. There was a problem that the voltage is easily damaged when the electrostatic voltage is introduced from the outside. Therefore, in order to improve this, the concentration difference (resistance difference) in the A region is improved by implanting high concentration impurity ESD ions (N +) to protect the internal circuit from the electrostatic shock from the outside.
그리고, 상기 소오스/드레인 영역(44)(55)과 상기 P웰 영역(11)의 경계에 상기 P웰 영역(11)을 형성하는 것과 동일한 P형 불순물(브론: Boron)을 주입하여 상기 소오스/드레인 영역(44)(55) 바로 아래에 있는 P웰 영역(11) 위에 P형 불순물 영역(D 영역)을 형성하였다. 상기 P형 불순물 영역(D 영역) 형성으로 인해, 트랜지스터의 채널의 브레이크다운(breakdown: E) 전압을 유지할 수 있고 벌크 접합(Bulk junction: F)의 브레이크다운 전압을 낮출 수 있다.In addition, the same P-type impurities (Bronon) as the P-well region 11 are formed at the boundary between the source / drain regions 44 and 55 and the P-well region 11 to inject the source / drain regions. P-type impurity regions (D regions) were formed on the P well regions 11 directly below the drain regions 44 and 55. Due to the formation of the P-type impurity region (D region), the breakdown voltage of the channel of the transistor may be maintained and the breakdown voltage of the bulk junction F may be lowered.
즉, 일반적인 LDD 트랜지스터를 제조하는 공정 기술에서 ESD 특성을 향상시키기 위하여 N형 고농도 불순물 ESD 이온(N+)과 P형 고농도 불순물 ESD 이온(P+)을 주입하는 공정을 추가하여, 스냅백(snapback) 특성을 향상시킬 수 있다.In other words, in order to improve the ESD characteristics in a general LDD transistor manufacturing process, a snapback characteristic is added by adding a process of implanting an N-type high concentration impurity ESD ion (N +) and a P-type high concentration impurity ESD ion (P +). Can improve.
이상에서 자세히 설명된 바와 같이, 본 발명의 정전기 방지회로의 모스 트랜지스터 제조 방법에 의하면, 소오스/드레인 영역(44)(55)과 P웰 영역(11)이 접하는경계에 상기 P웰 영역(11)을 형성하는 것과 동일한 불순물(브론)을 주입하여 상기 소오스/드레인 영역(44)(55) 바로 아래의 P웰 영역(11) 위에 P형 불순물 영역(D 영역)을 형성시킴으로써, 종래에서 문제가 되고 있는 접합 파괴 전압을 낮출 수가 있어 스냅백 특성을 향상시킬 수 있다. 또한, 종래의 정전기 방지회로에 비해 트랜지스터의 게이트 크기를 작게 할 수 있어 집적도를 높일 수 있는 잇점이 있다.As described in detail above, according to the MOS transistor manufacturing method of the antistatic circuit of the present invention, the P well region 11 is located at the boundary between the source / drain regions 44 and 55 and the P well region 11. By implanting the same impurity (bronze) as forming the P-type impurity region (D region) on the P well region 11 directly below the source / drain regions 44 and 55, there is a problem in the related art. The junction breakdown voltage can be lowered to improve snapback characteristics. In addition, compared with the conventional antistatic circuit, the gate size of the transistor can be reduced, and thus, the degree of integration can be increased.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.
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