KR200245729Y1 - 반도체패키지구조 - Google Patents

Abstract

본 고안은 리드프레임을 이용한 반도체 패키지 구조에 관한 것으로, 본 고안의 반도체 패키지는 동일 평면상에 위치하는 탑재판(2) 및 다수의 리드(4)와, 탑재판(2) 및 다수의 리드(4) 사이의 저면에 위치하는 폴리이미드(Polyimide) 테이프(8)와, 탑재판(2) 상에 실장되는 반도체칩(5)과, 반도체칩(5)과 리드(4)를 전기적으로 연결하는 본딩 와이어(6)와, 반도체칩(5) 및 본딩 와이어(6)를 외부 환경으로부터 보호하기 위하여 폴리이미드 테이프(8)의 상방에만 형성되는 수지봉지부(7)로 구성되며, 반도체칩 및 리드 하방에 수지봉지부를 형성할 필요가 없어짐과 아울러, 타이바의 다운셋 작업 필요성도 배제되므로, 반도체 패키지의 박형화, 생산성 향상, 와이어 본딩의 신뢰성 향상, 제조 비용 절감 등의 효과를 얻을 수가 있다.

Description

반도체 패키지의 구조

본 고안은 리드프레임을 이용한 반도체 패키지에 관한 것이며, 더욱 상세하게는, 리드프레임과 탑재판 사이의 저면에 폴리이미드(Polyimide) 테이프를 부착시킴으로써, 리드프레임 하방에 수지 봉지부를 형성할 필요가 없음과 아울러, 리드 프레임 외측의 사각 댐바(Dam Bar)와 중앙의 반도체 칩 탑재판의 모서리 등을 연결 지지하는 타이바(Tie Bar)의 다운셋(Down Set) 작업을 배제할 수가 있으므로, 반도체 패키지의 두께를 박형화할 수 있는 반도체 패키지 구조에 관한 것이다.

일반적으로, 반도체 패키지는 탑재판과 리드와 타이바가 형성된 리드프레임의 상기한 탑재판 상에 반도체칩을 부착시키고, 반도체칩의 다이 패드와 리드프레임의 본드 핑거(인너리드의 단부) 사이를 전기적으로 연결하는 와이어 본딩을 하며, 와이어 본딩이 완료된 자재는 공기중에 노출된 회로 구성 부품의 전기적, 화학적, 기계적 유해 환경으로부터 보호하기 위하여 에폭시 수지 등과 같은 수지 봉지재를 이용하여 몰딩, 봉지하여, 고집적화된 반도체 패키지를 구현하고 있다.

상기한 바와 같은 종래의 반도체 패키지(1)를 제5도에 나타내며, 수지 봉지부(7)의 내부 중앙에 반도체칩(5)이 안치되는 탑재판(2)이 위치하며 탑재판(2)의 양변 쪽 또는 네변 쪽에는 탑재판(2)으로부터 일정 거리 이격하여 다수의 리드(4)가 배열되고, 탑재판(2)의 네 모서리 또는 임의의 개소에 연결되는 타이바(3)는 다운셋(Dow Set)되며, 반도체칩(5)과 각 리드(5) 사이에는 와이어(6)가 본딩되어 있다.

이러한 종래의 반도체 패키지(1)에 있어서는, 반도체칩(5)을 탑재판(2) 상에 탑재시 탑재된 반도체칩(5)가 리드(4)가 패키지(1)의 중앙 높이에 위치하도록 탑재판(2)을 지지하는 타이바(3)를 다운셋시키는 다운셋 공정(포밍:Forming)이 필요하며, 이로 인하여 탑재판(2)과 리드(4) 사이의 높이(H)가 크게 발생함과 아울러, 포밍 공정의 추가 수행에 따른 작업 공정 효율성의 저하를 초래하게 되는 문제점이 있었다.

또한, 더욱 중요한 문제는, 상기한 타이바(3)와 리드(4) 사이에는 공간부가 존재하므로 수지봉지재로 몰딩시 상기한 타이바(3)와 리드(4)의 상방에만 수지 봉지부를 형성시킬 수가 없는 문제점이 있었고, 이로 인하여 몰드(미도시) 캐비티 내에서 상기한 타이바(3)와 리드(4)의 상방 뿐만 아니라 하방에도 수지봉지부(7)를 형성시킬 수 밖에 없으므로, 반도체 패키지(1)의 전체 두께(t)가 커져 박형화할 수 없게 되는 문제점이 있었다.

따라서, 본 고안은 상기한 바와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로써, 리드와 탑재판 사이의 하부에 폴리이미드 테이프를 부착시키는 것에 의하여, 그 상방만의 몰딩이 가능하게 되며, 이에 따라 타이바의 다운셋 작업이 불필요하여, 반도체 패키지의 두께를 박형화할 수 있음과 더불어, 수지봉지재의 절감에 따른 코스트 다운을 이룰 수가 있는 반도체 패키지 구조를 구현함을 그 목적으로 한다.

제1도는 본 고안의 단면도.

제2도는 본 고안의 반도체 패키지 제조시 몰딩전 단계의 평면도.

제3도는 본 고안의 다른 실시예의 단면도.

제4도는 본 고안의 또 다른 실시예의 단면도.

제5도는 종래의 반도체 패키지의 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 패키지 2 : 탑재판

4 : 리드 4a : 인너리드

5 : 반도체칩 6 : 와이어

7 : 수지봉지부 8 : 폴리이미드 테이프

이하, 첨부 도면을 참조하여 본 고안을 상세히 설명하기로 한다.

제1도 및 제2도에 도시한 바와 같이, 본 고안에 따른 반도체 패키지(1)는 동일 평면상에 위치하는 다운셋되지 않은 탑재판(2) 및 다수의 리드(4)와, 상기한 탑재판(2) 및 다수의 리드(4) 사이의 저면에 위치하는 폴리이미드(Polyimide) 테이프(8)와, 상기한 탑재판(2) 상에 실장되는 반도체칩(5)과, 상기한 반도체칩(5)과 리드(4)를 전기적으로 연결하는 본딩 와이어(6)와, 상기한 반도체칩(5) 및 본딩 와이어(6)를 외부 환경으로부터 보호하기 위하여 상기한 폴리이미드 테이프(8)의 상방에만 형성되는 수지봉지부(7)로 구성된다.

본 고안에 있어서 사용되는 상기한 폴리이미드 테이프(8)는 일면 접착 테이프(제1도, 제2도 및 제4도 참조) 또는 양면 접착 테이프(제3도 참조)일 수 있으며, 상기한 폴리이미드 테이프(8)는 수지봉지부(7) 몰딩시 배리어의 기능을 하며, 따라서 폴리이미드 테이프(8) 하방에는 수지봉지부를 형성하지 않을 수 있게 해주는 기능을 하게 되며, 이로 인하여 반도체 패키지(1)의 박형화가 가능하게 된다.

폴리이미드 테이프(8)를 이용한 본 고안의 다른 실시예를 나타내는 제3도에서는, 리드(4)의 인너리드(4A)를 상향 절곡시켜 인너 리드(4A)와 반도체 칩(5) 사이의 간격(G) 및 높이(H)를 감소시킴으로써, 인너 리드(4A)와 반도체 칩(5) 사이의 본딩 와이어(6)의 본딩 길이(ℓ)의 최소화가 가능하게 되며, 상기한 본딩 길이의 최소화는 본딩각의 증대를 수반하며 이로 인해 본딩의 신뢰성 제고(단락 가능성의 감소), 공정 효율성 증대, 신호 노이즈 감소 등과 같은 유용한 효과를 기대할 수 있게 해 준다.

폴리이미드 테이프(8)를 이용한 본 고안의 또 다른 실시예를 나타내는 제4도에서는, 상기한 폴리이미드 테이프(8)를 반도체 칩(5)의 저면에 직접 부착시키는 것에 의하여 별도의 탑재판 구조 없이도 반도체 칩(5)을 실장할 수 있는 탑재판으로서 가능하게 하는 예를 도시하고 있다.

이하, 본 고안에 대하여 부연 설명하기로 한다.

반도체 칩(5)이 실장되는 탑재판(2)과 그로부터 일정 거리 이격하여 위치하는 그 외측의 다수의 리드(4) 저면에 폴리이미드 테이프(8)를 부착시킨다. 이로 인해 폴리이미드 테이프(8)의 하방에는 수지봉지부(7)를 형성시킬 필요가 없으므로 탑재판(2)을 저지하는 타이바(미도시)도 다운셋시킬 필요가 없다.

상기한 탑재판(2)과 반도체칩(5)과 리드(4)의 상방에 외부의 우해 환경으로부터 이들을 보호하기 위한 수지봉지부(7)를 몰딩 형성시킨다.

상기한 반도체 패키지(1)의 폴리아미드 테이프(8)는 몰딩시 배리어의 기능을 수행하여 그 하방에 수지봉지부(7)를 형성시키지 않게 되며, 이로 인해 반도체 패키지(1)의 전체 두께(t1)를 슬림화할 수가 있다. 완성된 패키지(1)는 마더 보드(미도시) 등에 솔더링 또는 솔더볼을 이용하여 실장할 수가 있다.

또한, 선택적으로, 상기한 폴리이미드 테이프(8)가 부착되는 리드(4)에 있어서, 그 내측의 내부리드(4A)를 상향 절곡하고, 본딩 와이어(6)로 상향 절곡된 내부리드(4A)와 반도체칩(5) 사이를 전기적으로 연결시킴으로써, 본딩 와이어(6) 길이(ℓ)의 최소화가 가능해지며, 본딩 신뢰성 향상, 불량률 감소 및 작업성 제고 등을 도모할 수가 있다.

또한, 폴리이미드 테이프(8)의 상면에 리드(4)와 반도체칩(5)을 직접 부착시키는 것에 의하여 탑재판(2)을 배제시킬 수가 있으므로 탑재판(2)의 높이만큼 패키지(1)의 높이를 감소시킬 수 있는 것이다.

이러한 반도체 패키지(1)는 폴리이미드 테이프(8)를 사용함으로써, 상기한 폴리이미드 테이프(8) 하방에 수지봉지부(8)를 형성시킬 필요가 없게 됨과 아울러, 타이바의 다운셋 필요도 없으므로, 반도체 패키지(1)의 조립 작업성 향상 및 반도체 패키지(1)의 박형화가 가능하게 되며, 반도체 패키지(1)의 제조 비용 절감도 가능하게 된다.

이상에서와 같이, 리드프레임과 탑재판 사이의 저면에 폴리이미드 테이프를 부착시켜 줌으로써, 하방에 수지봉지부를 형성할 필요가 없어짐과 아울러, 타이바의 다운셋 작업 필요성도 배제되므로, 반도체 패키지의 박형화, 생산성 향상, 와이어 본딩이 신뢰성 향상, 제조 비용 절감 등의 효과를 얻을 수가 있다.

Claims (2)

1. 동일 평면상에 위치하는 탑재판(2) 및 다수의 리드(4)와, 상기한 탑재판(2) 및 다수의 리드(4) 사이의 저면에 위치하는 폴리이미드(Polyimide) 테이프(8)와, 상기한 탑재판(2) 상에 실장되는 반도체칩(5)과, 상기한 반도체칩(5)과 리드(4)를 전기적으로 연결하는 본딩 와이어(6)와, 상기한 반도체칩(5) 및 본딩 와이어(6)를 외부 환경으로부터 보호하기 위하여 상기한 폴리이미드 테이프(8)의 상방에만 형성되는 수지봉지부(7)로 구성되는 반도체 패키지 구조.
2. 제1항에 있어서, 상기한 반도체 칩(5)과 인너리드(4A) 사이의 간격(G) 감소를 위하여, 상기한 리드(4)의 인너리드(4A)가 상향 절곡된 형태를 갖는 반도체 패키지 구조.