KR20020082549A - 고용량 엠아이엠 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 복합 반도체(Merged Memory and Logic) 소자에서의 고용량 MIM(Metal Insulator Metal) 캐패시터 제조방법을 개시하며, 개시된 본 발명의 방법은 상면에 하지층이 형성된 반도체 기판을 제공하는 단계; 상기 하지층 상에 제1금속막을 형성하는 단계; 상기 제1금속막을 패터닝하여 캐패시터 하부 전극을 형성하는 단계; 상기 캐패시터 하부 전극을 덮도록, 상기 하지층 상에 유전체막과 제2금속막을 차례로 형성하는 단계; 상기 제2금속막과 유전체막을 패터닝하여, 캐패시터 하부 전극의 일측 상부면을 노출시키면서 타측 측면을 덮는 형태로 캐패시터 상부 전극을 형성하는 단계를 포함한다.

Description

고용량 엠아이엠 캐패시터 제조방법{METHOD OF MANUFACTURING HIGH CAPACITANCE MIM CAPACITOR}

본 발명은 복합 반도체(Merged Memory and Logic) 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 고용량의 MIM(Metal Insulator Metal) 캐패시터 제조방법에 관한 것이다.

복합 반도체(Merged Memory and Logic : 이하, MML) 소자에 대한 관심이 높아지면서, 최근들어 그 사용도 증가 추세에 있다. 이러한 MML 소자는 디램과 같은 메모리(Memory)와 논리회로와 같은 로직(Logic)이 단일 칩에 구현된 구조이며, 상기 메모리와 로직이 단일 칩에 구현되는 구조로 인해, 특별한 설계의 변경 없이도 기존 칩들에 비해 고속 및 저전력 구동이 가능하다는 잇점이 있다.

한편, 상기한 MML 소자에 있어서, 로직 영역에 형성되는 캐패시터는 통상의 PIP(Polysilicon Insulator Polysilicon) 구조가 아닌, MIM(Metal Insulator Metal) 구조로 형성된다. 이것은 RF 대역에서 사용되는 수동(passive) 소자들 중에서 캐패시터의 경우, RF 대역의 아날로그 회로에 사용되기 위해선 높은 Q(Quality Factor) 값이 요구는데, 이를 실현하기 위해선 전극 재료로서 공핍(Depletion)이 거의 없고, 저항이 낮은 금속 전극의 사용이 필수적이기 때문이다.

이하에서는 상기한 MIM 캐패시터의 제조방법을 도 1a 내지 도 1d를 참조해서 설명하도록 한다.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 소정의 하지층(10)을 형성한 상태에서, 상기 하지층(10) 상에 제1금속막(11)과 유전체막(12) 및 제2금속막(13)을 차례로 형성한다. 여기서, 상기 하지층(10)은 트랜지스터 및 표면 평탄화가 이루어진 층간절연막을 포함하는 것으로 이해될 수 있다.

그 다음, 도 1b에 도시된 바와 같이, 제2금속막(13) 상에 공지된 포토리소그라피(Photolithography) 공정을 통해 제1감광막 패턴(14)을 형성하고, 그런다음, 상기 제1감광막 패턴(14)을 식각 마스크로 이용해서 상기 제2금속막(13)과 유전체막(12)을 식각함으로써, 캐패시터 상부 전극(13a)을 얻는다.

다음으로, 상기 제1감광막 패턴을 제거한 상태에서, 도 1c에 도시된 바와 같이, 상기 결과물 상에 재차 포토리소그라피 공정을 통해 캐패시터 하부 전극의 형성을 위한 제2감광막 패턴(15)을 형성하고, 그런다음, 노출된 제1금속막 부분을 식각하여 캐패시터 하부 전극(11a)을 얻음으로써, MIM 캐패시터(20)를 완성한다. 미설명된 도면부호 11b는 로직 영역에서의 회로 배선을 나타낸다.

이후, 도 1d에 도시된 바와 같이, 상기 결과물 상에 층간절연막(16)을 형성한 상태에서, 상기 층간절연막(16)의 소정 부분들을 선택적으로 식각하여 캐패시터 하부 및 상부 전극(11a, 13a)과 회로 배선(11b)을 각각 노출시키는 콘택홀들을 형성하고, 그런다음, 각 콘택홀들 내에 도전막을 매립시켜 회로 배선(11b)과 캐패시터 하부 및 상부 전극(11a, 13a)과 각각 콘택되는 플러그(17)를 형성한다. 그리고나서, 상기 층간절연막(16) 상에 금속막을 증착한 후, 이를 패터닝하여 플러그(17)에 의해 상기 회로 배선(11b)과 캐패시터 하부 및 상부 전극(11a, 13a)과 전기적으로 각각 콘택되는 금속 전극들(18)을 형성한다.

그러나, 상기와 같은 종래의 MIM 캐패시터 제조방법은 상부 전극의 형성후에 하부 전극을 형성하는 것으로 인해, 용량(capacitance)의 형성이 상부 전극으로 덮혀진 면적에서만 이루어질 뿐, 하부 전극의 측면에서는 이루어지지 않으며, 그래서, 높은 Q값과 낮은 전압율(Voltage coefficient)얻기 위해서는 단위 면적당 높은 용량을 가져야만 한다는 것과 관련해서, 원하는 용량을 확보하기 위해서는 필연적으로 캐패시터 전극 면적의 확대가 필요하므로, 칩 면적의 낭비가 초래되며, 결과적으로, 고집적화 측면에서 바람직하지 못하다.

또한, 종래의 MIM 캐패시터 구조에서는 전극 측면에 프린지(fringe) 용량이 존재하기 때문에, 이러한 프린지 용량으로 인해 캐패시터 특성이 저하되는 문제점도 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 하부 전극 측면에서도 용량 형성이 가능한 MIM 캐패시터의 제조방법을 제공함에 그 목적이 있다.

또한, 본 발명은 단위 면적당 용량을 증가시킬 수 있는 MIM 캐패시터의 제조방법을 제공함에 그 다른 목적이 있다.

게다가, 본 발명은 프린지 용량에 기인하는 캐패시터 특성 저하를 방지할 수 있는 MIM 캐패시터의 제조방법을 제공함에 그 또다른 목적이 있다.

도 1a 내지 도 1d는 종래의 MIM 캐패시터 제조방법을 설명하기 위한 공정별 단면도.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 MIM 캐패시터 제조방법을 설명하기 위한 공정별 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

1 : 반도체 기판 10 : 하지층

11 : 제1금속막 12 : 유전체막

13 : 제2금속막 16 : 층간절연막

17a,17b,17c : 플러그 18a,18b,18c : 전극

21 : 제1감광막 패턴 22 : 제2감광막 패턴

30 : 캐패시터 하부 전극 32 : 회로 배선

40 : 캐패시터 상부 전극 50 : MIM 캐패시터

상기와 같은 목적을 달성하기 위한 본 발명의 MIM 캐패시터의 제조방법은, 상면에 하지층이 형성된 반도체 기판을 제공하는 단계; 상기 하지층 상에 제1금속막을 형성하는 단계; 상기 제1금속막을 패터닝하여 캐패시터 하부 전극을 형성하는 단계; 상기 캐패시터 하부 전극을 덮도록, 상기 하지층 상에 유전체막과 제2금속막을 차례로 형성하는 단계; 상기 제2금속막과 유전체막을 패터닝하여, 캐패시터 하부 전극의 일측 상부면을 노출시키면서 타측 측면을 덮는 형태로 캐패시터 상부 전극을 형성하는 단계를 포함한다.

또한, 본 발명의 MIM 캐패시터 제조방법은 상기 캐패시터 상부 전극을 형성하는 단계 후, 상기 결과물 상에 층간절연막을 형성하는 단계; 상기 층간절연막 내에 상기 캐패시터 하부 전극의 일측 상부면과 상기 캐패시터 상부 전극의 일부분과 각각 콘택되는 제1 및 제2플러그를 형성하는 단계; 및 상기 층간절연막 상에 상기 제1 및 제2플러그와 각각 콘택되는 제1 및 제2전극을 형성하는 단계를 더 포함한다.

본 발명에 따르면, 캐패시터 하부 전극을 형성한 후에 상기 하부 전극의 일측부에도 유전체막 및 상부 전극을 형성함으로써, 상기 하부 전극 측면에서도 용량 형성이 가능하며, 이에 따라, 단위 면적당 캐패시터 용량을 증가시킬 수 있고, 아울러, 프린지 용량에 기인하는 캐패시터 특성 저하도 방지할 수 있다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 MIM 캐패시터 제조방법을 설명하기 위한 공정별 단면도이다. 여기서, 도 1a 내지 도 1d와 동일한 부분은 동일한 도면부호로 나타낸다. 또한, 도면의 좌측은 로직 영역에서의 MIM 캐패시터 형성 영역을 나타내며, 우측은 로직 영역에서의 배선 형성 영역을 나타낸다.

먼저, 도 2a에 도시된 바와 같이, 메모리 영역과 로직 영역을 포함하며, 상기 로직 영역에 있어서 MIM 캐패시터 형성 영역(CR)과 배선 형성 영역(MR)을 포함하는 MML 소자 제조용 반도체 기판(20)을 마련한다. 그런다음, 소자분리, 웰 형성, 게이트 형성, 실리사이드 형성 및 메모리 셀 형성 공정 등을 포함하는 일련의 공정을 수행하여 메모리 영역 및 로직 영역(CR, MR) 각각에 트랜지스터들(도시안됨)를 형성하고, 이 트랜지스터들을 덮도록 절연막(도시안됨)을 형성한 후, 상기 절연막의 표면을 평탄화시킴으로써, 소정의 하지층(10)을 형성한다. 이어서, 상기 하지층(10) 상에 캐패시터 하부 전극용 제1금속막(11)을 증착한다.

다음으로, 도 2b에 도시된 바와 같이, 제1금속막(11) 상에 공지의 포토리소그라피 공정을 통해 제1감광막 패턴(21)을 형성하고, 이 제1감광막 패턴(21)을 식각 마스크로해서 상기 제1금속막(11)을 식각함으로써, MIM 캐패시터 형성 영역(CR)에는 캐패시터 하부 전극(30)을 형성하고, 배선 형성 영역(MR)에는 회로 배선(32)을 형성한다.

그 다음, 제1감광막 패턴(21)을 제거한 상태에서, 도 2c에 도시된 바와 같이, 상기 하지층(10) 상에 캐패시터 하부 전극(30) 및 회로 배선(32)을 덮도록 유전체막(12)을 증착하고, 연이어, 유전체막(12) 상에 캐패시터 상부 전극용 제2금속막(13)을 증착한다.

계속해서, 도 2d에 도시된 바와 같이, 공지의 포토리소그라피 공정을 통해 캐패시터 상부 전극용 제2금속막(13) 상에 제2감광막 패턴(22)을 형성하고, 상기 제2감광막 패턴(22)을 식각 마스크로해서 상기 제2금속막(13)과 유전체막(12)을 식각함으로써, 캐패시터 하부 전극(30)의 일측 상부면은 노출시키면서 타측 측면을 감싸는 형태로 캐패시터 상부 전극(40)을 형성하고, 이 결과로서, 본 발명에 따른 MIM 캐패시터(50)를 형성한다.

이후, 상기 제2감광막 패턴을 제거한 상태에서, 도 2e에 도시된 바와 같이, 상기 결과물 상에 층간절연막(16)을 형성하고, 그런다음, 상기 층간절연막(16)의 소정 부분들을 선택적으로 식각하여 캐패시터 상부 전극(40)에 의해 덮히지 않은 캐패시터 하부 전극(30)의 일측 상부면과 캐패시터 상부 전극(40)의 일부분 및 회로 배선(32)을 각각 노출시키는 제1, 제2 및 제3콘택홀을 형성한 후, 상기 제1, 제2 및 제3콘택홀 내에 도전막을 매립시킴으로써, 캐패시터 하부 전극(30) 및 상부 전극(40)과 회로 배선(32)에 각각 콘택되는 제1, 제2 및 제3플러그(17a, 17b, 17c)를 형성한다. 그리고나서, 상기 층간절연막(16) 상에 금속막을 증착한 후, 이를 패터닝하여 제1, 제2 및 제3플러그(17a, 17b, 17c)를 통해 상기 캐패시터 하부 및 상부 전극(30, 40)과 회로 배선(32)과 전기적으로 각각 콘택되는 전극들(18a, 18b, 18c)을 형성한다.

상기와 같은 공정을 통해 제조되는 본 발명의 MIM 캐패시터(50)는 상부 전극(40)이 하부 전극(30)의 일측 측면을 감싸는 형태로 형성되기 때문에, 하부 전극(30)의 측면 부분에서 용량 형성이 가능하며, 이에 따라, 전극 면적의 확대없이도 고용량을 확보할 수 있다. 또한, 본 발명의 MIM 캐패시터(50)는 전극 측면 부분에서의 프린지 용량을 고려하여 용량 설계를 할 수 있기 때문에, 상기 프린지 용량에 기인하는 캐패시터 특성 저하도 방지할 수 있다.

이상에서와 같이, 본 발명의 방법은 MIM 캐패시터 구조에서 상부 전극이 하부 전극의 일측 측면을 감싸도록 하기 때문에, 전극 측면에서의 용량 형성이 가능하며, 이에 따라, 하부 전극의 두께에 해당하는 만큼의 용량 증대를 도모할 수 있음으로 인해, 고용량을 확보할 수 있으며, 아울러, 용량 확보를 위해 전극 면적을 증가시킬 필요가 없기 때문에 고집적화 측면에서도 유리하다.

또한, 본 발명의 방법은 캐패시터의 용량 설계시에 프린지 용량을 고려함으로 인해, 상기 프린지 용량에 기인하는 캐패시터 특성 저하도 방지할 수 있다.

게다가, 본 발명의 방법은 단위 면적당 높은 용량의 MIM 캐패시터를 구현할 수 있기 때문에, 높은 Q값과 낮은 전압율을 얻을 수 있어, 그래서, MML 소자의 특성을 향상시킬 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (3)

1. 상면에 하지층이 형성된 반도체 기판을 제공하는 단계;

   상기 하지층 상에 제1금속막을 형성하는 단계;

   상기 제1금속막을 패터닝하여 캐패시터 하부 전극을 형성하는 단계;

   상기 캐패시터 하부 전극을 덮도록, 상기 하지층 상에 유전체막과 제2금속막을 차례로 형성하는 단계;

   상기 제2금속막과 유전체막을 패터닝하여, 캐패시터 하부 전극의 일측 상부면을 노출시키면서 타측 측면을 덮는 형태로 캐패시터 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터 제조방법.
2. 제 1 항에 있어서, 상기 하지층은 트랜지스터 및 표면 평탄화가 이루어진 절연막을 포함하는 것을 특징으로 하는 MIM 캐패시터 제조방법.
3. 제 1 항에 있어서, 상기 캐패시터 상부 전극을 형성하는 단계 후,

   상기 결과물 상에 층간절연막을 형성하는 단계;

   상기 층간절연막 내에 상기 캐패시터 하부 전극의 일측 상부면과 상기 캐패시터 상부 전극의 일부분과 각각 콘택되는 제1 및 제2플러그를 형성하는 단계; 및

   상기 층간절연막 상에 상기 제1 및 제2플러그와 각각 콘택되는 제1 및 제2전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MIM 캐패시터 제조방법.