KR20020045959A - Semiconductor memory device for reducing standby current in standby mode - Google Patents
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Abstract
Description
본 발명은 전자 회로에 관한 것으로서, 특히, 대기 모드에서 전류 소모를 감소시키는 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to electronic circuits, and more particularly, to a semiconductor memory device for reducing current consumption in a standby mode.
종래의 반도체 메모리 장치의 동작은 센싱된 비트라인쌍의 전압이 외부로 전송되는 노말 동작을 포함하는 노말 모드(normal mode)와, 센싱된 비트라인쌍의 전압이 디램 셀을 리프레쉬(refresh)하는 리프레쉬 동작을 포함하는 대기 모드(standby mode)로 나누어 기술된다.The operation of a conventional semiconductor memory device includes a normal mode including a normal operation in which a voltage of a sensed bit line pair is transmitted to the outside, and a refresh in which the voltage of the sensed bit line pair refreshes a DRAM cell. It is described by dividing into a standby mode that includes operation.
도 1은 종래의 반도체 메모리 장치의 비트 라인 센싱 구조를 나타내는 도면으로, 비트 라인(BL)으로 데이터를 출력하는 디램 셀에 "하이(high)"의 데이터가 저장된 경우가 예로서 도시된다. 도 1을 참조하면, 종래의 반도체 메모리 장치는 메모리 블럭(100), 비트라인쌍을 이루는 비트 라인 및 상보 비트 라인(BL, BLB), 프리차징 및 등화부(120), 분리부(140), 센스 앰프 회로(160)를 구비한다.FIG. 1 is a diagram illustrating a bit line sensing structure of a conventional semiconductor memory device, in which "high" data is stored in a DRAM cell outputting data to a bit line BL. Referring to FIG. 1, a conventional semiconductor memory device may include a memory block 100, a bit line paired with complementary bit lines and complementary bit lines BL and BLB, a precharging and equalizing unit 120, a separating unit 140, The sense amplifier circuit 160 is provided.
이와 같이 구성된 종래의 반도체 메모리 장치의 노말 동작을 기술하면, 다음과 같다. 상기 디램 셀이 속하는 메모리 블럭(100)을 선택하는 워드 라인 신호(WL)가 "하이(high)"로 활성화될 때, 프리차징 및 등화 신호(EQL)는 "로우(low)"로 되고, 분리 신호(ISOL)는 "하이(high)"로 활성화된다. 그러면, 비트 라인 및 상보 비트 라인(BL, BLB)의 프리차징(precharging) 및 등화(equalizing)가 해제되고, 비트 라인(BL)의 전위가 소폭 상승한다. 그 후, 제1 센스 앰프 회로 구동 신호(NSE)가 "하이(high)"로 활성화되어, 상보 비트 라인(BLB)의 전위가 접지 전압(VSS)으로 디벨로프(develop)된다. 계속하여, 제2 센스 앰프 회로 구동 신호(PSEB)가 "로우(low)"로 활성화되면, 비트 라인(BL)의 전위가 전원 전압(VCC)으로 디벨로프된다. 그 후, 디벨로프된 데이터가 외부로 전송된다.The normal operation of the conventional semiconductor memory device configured as described above is as follows. When the word line signal WL that selects the memory block 100 to which the DRAM cell belongs is activated "high", the precharging and equalization signal EQL becomes "low" and is separated. The signal ISOL is activated "high". Then, the precharging and equalizing of the bit line and the complementary bit lines BL and BLB are canceled, and the potential of the bit line BL rises slightly. Thereafter, the first sense amplifier circuit driving signal NSE is activated "high" so that the potential of the complementary bit line BLB is developed to the ground voltage VSS. Subsequently, when the second sense amplifier circuit driving signal PSEB is activated to " low ", the potential of the bit line BL is developed to the power supply voltage VCC. Thereafter, the enveloped data is transmitted to the outside.
한편, 리프레쉬 동작은 노말 동작과 유사하고, 단지 디벨로프된 데이터가 상기 디램 셀에 다시 저장됨으로써 리프레쉬가 수행된다.On the other hand, the refresh operation is similar to the normal operation, and refreshing is performed only by the data stored in the DRAM cell again.
그런데, 종래의 반도체 메모리 장치의 비트 라인 센싱 구조에는 다음과 같은 문제점이 있다. 즉, 종래의 반도체 메모리 장치의 리프레쉬 수행에 있어서, 센싱 초기에 센스 앰프 회로(160)에 공급되는 디벨로프 전압은 전원 전압(VCC)이다. 그러므로, 센싱 속도의 증가에 한계가 있고, 외부로부터 직접 공급되는 전류를 이용하므로, 대기 모드의 전류 소모가 증가한다. 특히, 상기 디램 셀의 리프레쉬는 소정의 주기로 반복되므로, 상기와 같은 리프레쉬 수행에 따른 전력 소모가 반도체 메모리 장치의 문제점으로 부각된다.However, the bit line sensing structure of the conventional semiconductor memory device has the following problems. That is, in the refresh operation of the conventional semiconductor memory device, the development voltage supplied to the sense amplifier circuit 160 at the initial stage of sensing is the power supply voltage VCC. Therefore, there is a limit to the increase in the sensing speed, and the current consumption in the standby mode is increased because the current is supplied directly from the outside. In particular, since the refresh of the DRAM cell is repeated at a predetermined cycle, the power consumption caused by the refresh is a problem of the semiconductor memory device.
따라서, 본 발명의 목적은 리프레쉬 수행시 센스 앰프 회로의 초기 센싱 속도를 향상시키고, 대기 모드에서의 과다한 대기 전류를 감소시키는 반도체 메모리 장치를 제공하는 것이다.Accordingly, it is an object of the present invention to provide a semiconductor memory device that improves the initial sensing speed of a sense amplifier circuit during refresh and reduces excessive standby current in the standby mode.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.In order to more fully understand the drawings used in the detailed description of the invention, a brief description of each drawing is provided.
도 1은 종래의 반도체 메모리 장치의 비트 라인 센싱 구조를 나타내는 도면이다.1 is a diagram illustrating a bit line sensing structure of a conventional semiconductor memory device.
도 2는 본 발명의 일시예에 따른 반도체 메모리 장치의 비트 라인 센싱 구조를 나타내는 도면이다.2 is a diagram illustrating a bit line sensing structure of a semiconductor memory device according to an embodiment of the present invention.
도 3은 도 2에 도시된 반도체 메모리 장치의 노말 모드 및 대기 모드에서의 비트라인쌍을 센싱하기 위한 신호들의 동작을 설명하기 위한 타이밍도이다.3 is a timing diagram illustrating an operation of signals for sensing a pair of bit lines in a normal mode and a standby mode of the semiconductor memory device shown in FIG. 2.
상기의 목적을 달성하기 위하여 본 발명은 선택되는 메모리 셀로/로부터 데이터를 입/출력하는 비트 라인 및 상보 비트 라인을 가지는 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 제1 및 제2 공급단자를 통하여, 소정의 제1 및 제2 디벨로프 전압을 공급받아, 상기 비트 라인 및 상기 상보 비트 라인 중 어느 하나를 상기 제1 디벨로프 전압으로 디벨로프하고, 상기 비트 라인 및상기 상보 비트 라인 중 나머지 하나는 상기 제2 디벨로프 전압으로 디벨로프하는 센스 앰프부로서, 상기 제1 디벨로프 전압은 접지 전압이고, 상기 제2 디벨로프 전압은 노말 동작시에는 전원 전압이 되고, 리프레쉬 동작시에는 상기 전원 전압보다 높은 승압전압이 되는 상기 센스 앰프부; 상기 센스 앰프부의 제1 공급단자에 상기 제1 디벨로프 전압을 공급하는 제1 디벨로프 전압 공급부; 상기 센스 앰프부의 제2 공급단자에 상기 제2 디벨로프 전압을 공급하는 제2 디벨로프 전압 공급부;상기 승압 전압을 발생하기 위한 셀프 리프레쉬용 승압 전압 발생기; 및 상기 승압 전압을 저장하기 위한 커패시터를 구비한다.In order to achieve the above object, the present invention relates to a semiconductor memory device having a bit line and a complementary bit line for inputting / outputting data to / from a selected memory cell. The semiconductor memory device of the present invention receives predetermined first and second development voltages through first and second supply terminals, and converts any one of the bit line and the complementary bit line to the first development voltage. And a sense amplifier unit for developing, and the other one of the bit line and the complementary bit line is developed to the second development voltage, wherein the first development voltage is a ground voltage, and the second development voltage is normal. The sense amplifier unit being a power supply voltage during an operation and a boosted voltage higher than the power supply voltage during a refresh operation; A first development voltage supply unit supplying the first development voltage to a first supply terminal of the sense amplifier unit; A second development voltage supply unit supplying the second development voltage to the second supply terminal of the sense amplifier unit; a self-refreshing boost voltage generator for generating the boost voltage; And a capacitor for storing the boosted voltage.
전술한 본 발명의 목적, 특징 및 장점은 첨부된 도면과 관련된 다음의 상세한 설명을 통해 보다 분명하게 인식될 것이다.The objects, features and advantages of the present invention described above will be more clearly understood from the following detailed description taken in conjunction with the accompanying drawings.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에서, 동일한 참조 부호는 동일한 구성요소임을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In each figure, like reference numerals denote like elements.
도 2는 본 발명의 일시예에 따른 반도체 메모리 장치의 비트 라인 센싱 구조를 나타내는 도면으로, 비트 라인(BL)으로 데이터를 출력하는 디램 셀에 "하이(high)"의 데이터가 저장된 경우가 예로서 도시된다. 도 2를 참조하면, 본 발명의 일실시예에 따른 반도체 메모리 장치는 메모리 블럭(200), 비트라인쌍을 이루는 비트 라인 및 상보 비트 라인(BL, BLB), 프리차징 및 등화부(220), 분리부(240), 센스 앰프부(260), 센스 앰프 등화부(280), 제1 디벨로프 전압 공급부(300), 제2 디벨로프 전압 공급부(320), 승압 전압 저장부(340) 및 셀프 리프레쉬용 승압 전압 발전기(360)를 구비한다.FIG. 2 is a diagram illustrating a bit line sensing structure of a semiconductor memory device according to an exemplary embodiment of the present invention, in which “high” data is stored in a DRAM cell outputting data to a bit line BL. Shown. 2, a semiconductor memory device according to an embodiment of the present invention may include a memory block 200, a bit line and complementary bit lines BL and BLB forming a bit line pair, a precharging and equalizing unit 220, Separator 240, sense amplifier unit 260, sense amplifier equalizer 280, first development voltage supply unit 300, second development voltage supply unit 320, boosted voltage storage unit 340 and self A boost boost voltage generator 360 is provided.
프리차징 및 등화부(220)는 엔모스 트랜지스터(MN1), 엔모스 트랜지스터(MN2), 엔모스 트랜지스터(MN3)를 구비한다. 프리차징 전압(VCC/2)이 단자(N222)에 공급되고, 등화 신호(EQL)가 단자(N224)에 인가된다.The precharging and equalizing unit 220 includes an NMOS transistor MN1, an NMOS transistor MN2, and an NMOS transistor MN3. The precharge voltage VCC / 2 is supplied to the terminal N222, and the equalization signal EQL is applied to the terminal N224.
상기 디램 셀이 속하는 메모리 블럭(200)을 선택하는 워드 라인 신호(WL)가 "하이(high)"로 활성화될 때, 등화 신호(EQL)가 "로우(low)"로 된다. 이 때, 엔모스 트랜지스터(MN1), 엔모스 트랜지스터(MN2) 및 엔모스 트랜지스터(MN3)가 턴오프되어, 비트 라인 및 상보 비트 라인(BL, BLB)의 프리차징(precharging) 및 등화(equalizing)가 해제된다. 프리차징 및 등화부(220)의 노말 동작과 리프레쉬 동작은 동일하다.When the word line signal WL for selecting the memory block 200 to which the DRAM cell belongs is activated "high", the equalization signal EQL becomes "low". At this time, the NMOS transistor MN1, the NMOS transistor MN2, and the NMOS transistor MN3 are turned off to precharge and equalize the bit lines and the complementary bit lines BL and BLB. Is released. The normal operation and the refresh operation of the precharging and equalizing unit 220 are the same.
분리부(240)는 엔모스 트랜지스터(MN4) 및 엔모스 트랜지스터(MN5)를 구비한다. 분리 신호(ISOL)가 엔모스 트랜지스터(MN4)와 엔모스 트랜지스터(MN5)의 게이트에 인가된다. 워드 라인 신호(WL)가 "하이(high)"로 활성화될 때, 분리 신호(ISOL)도 "하이(high)"로 활성화된다. 그러면, 비트 라인(BL)의 전위는 소폭 상승한다. 분리부(240)의 노말 동작과 리프레쉬 동작은 동일하다.The separation unit 240 includes an NMOS transistor MN4 and an NMOS transistor MN5. The isolation signal ISOL is applied to the gates of the NMOS transistor MN4 and the NMOS transistor MN5. When the word line signal WL is activated "high", the isolation signal ISOL is also activated "high". Then, the potential of the bit line BL rises slightly. The normal operation and the refresh operation of the separation unit 240 are the same.
센스 앰프부(260)는 크로스 커플(cross couple)되는 피모스 트랜지스터들(MP1, MP2), 엔모스 트랜지스터들(MN6, MN7)을 구비한다. 그리고, 제1 공급단자(N262) 및 제2 공급단자(N264)를 통하여, 제1 및 제2 디벨로프 전압(VDEV1, VDEV2)을 공급받는다.The sense amplifier unit 260 includes PMOS transistors MP1 and MP2 and NMOS transistors MN6 and MN7 that are cross coupled. The first and second development voltages VDEV1 and VDEV2 are supplied through the first supply terminal N262 and the second supply terminal N264.
센스 앰프부(260)는 대기 모드 선택 신호(STB)가 "로우(low)"로 될 때, 노말동작을 하게 된다. 상기 디램 셀이 속하는 메모리 블럭(200)을 선택하는 디벨로프 다운 제어 신호(NSE)가 "하이(high)"로 활성화되면, 제1 디벨로프 전압 공급부(300)로부터 제1 공급단자(N262)에 제공되는 제1 디벨로프 전압(VDEV1)은 접지 전압(VSS)이 된다. 계속하여, 상기 디램 셀이 속하는 메모리 블럭(200)을 선택하는 디벨로프 업 제어 신호(PSEB)가 "로우(low)"로 활성화된다. 그러면, 제2 디벨로프 전압 공급부(320)로부터 제2 공급단자(N264)에 제공되는 제2 디벨로프 전압(VDEV2)은 전원 전압(VCC)이 된다.The sense amplifier unit 260 performs normal operation when the standby mode selection signal STB becomes " low ". When the development down control signal NSE, which selects the memory block 200 to which the DRAM cell belongs, is activated to “high,” the first development voltage from the voltage supply unit 300 to the first supply terminal N262. The provided first development voltage VDEV1 becomes the ground voltage VSS. Subsequently, the development up control signal PSEB, which selects the memory block 200 to which the DRAM cell belongs, is activated "low." Then, the second development voltage VDEV2 provided from the second development voltage supply unit 320 to the second supply terminal N264 becomes the power supply voltage VCC.
센스 앰프부(260)는 대기 모드 선택 신호(STB)가 "하이(high)"로 될 때, 리프레쉬 동작을 하게 된다. 상기 디벨로프 다운 제어 신호(NSE)가 "하이(high)"로 활성화되면, 제1 디벨로프 전압 공급부(300)로부터 제1 공급단자(N262)에 제공되는 제1 디벨로프 전압(VDEV1)은 접지 전압(VSS)이 된다. 계속하여, 상기 디벨로프 업 제어 신호(PSEB)가 "로우(low)"로 활성화되면, 상기 제2 디벨로프 전압(VDEV2)은 전원 전압(VCC)보다 1.4(V)정도 높은 승압 전압(VPP)이 된다. 이와 같이, 리프레쉬 동작시에 센싱 앰프부(260)에 승압 전압(VPP)이 공급되므로, 제1 피모스 트랜지스터(MP1)의 소스에 대한 게이트 전압이 현저히 커진다. 그 결과, 비트 라인(BL)의 전위가 급격히 상승하므로, 종래의 센스 앰프 회로(160)보다 초기 센싱 속도가 현저히 향상된다.The sense amplifier unit 260 performs a refresh operation when the standby mode selection signal STB becomes " high ". When the development down control signal NSE is activated to be “high,” the first development voltage VDEV1 provided from the first development voltage supply unit 300 to the first supply terminal N262 is grounded. Voltage VSS. Subsequently, when the development up control signal PSEB is activated to be “low,” the second development voltage VDEV2 is increased by about 1.4 (V) higher than the power supply voltage VCC. Becomes As such, since the boosted voltage VPP is supplied to the sensing amplifier unit 260 during the refresh operation, the gate voltage of the source of the first PMOS transistor MP1 is significantly increased. As a result, since the potential of the bit line BL rises rapidly, the initial sensing speed is remarkably improved compared to the conventional sense amplifier circuit 160.
센스 앰프 등화부(280)는 엔모스 트랜지스터(MN8), 엔모스 트랜지스터(MN9), 엔모스 트랜지스터(MN10)를 구비한다.The sense amplifier equalizer 280 includes an NMOS transistor MN8, an NMOS transistor MN9, and an NMOS transistor MN10.
센스 앰프부(260)의 제1 공급단자 및 제2 공급단자(N262, N264)에 각각 제1디벨로프 전압 및 제2 디벨로프 전압(VDEV1, VDEV2)이 공급되기 전에, 상기 센스 앰프 등화부(280)는 센스 앰프 라인(SL) 및 상보 센스 앰프 라인(SLB)을 프리센싱(presensing)하여, 센스 앰프부(260)의 비트 라인쌍 센싱을 보다 용이하게 한다. 센스 앰프 등화부(280)의 노말 동작과 리프레쉬 동작은 동일하다.Before the first and second development voltages VDEV1 and VDEV2 are supplied to the first supply terminal and the second supply terminals N262 and N264 of the sense amplifier unit 260, the sense amplifier equalizer ( 280 may pre-sense the sense amplifier line SL and the complementary sense amplifier line SLB to facilitate sensing of the bit line pair of the sense amplifier unit 260. The normal operation and the refresh operation of the sense amplifier equalizer 280 are the same.
제1 디벨로프 전압 공급부(300)는 엔모스 트랜지스터(MN11)를 구비한다. 엔모스 트랜지스터(MN11)는 제1 공급단자(N262)에 전기적으로 연결되는 일측 접합과, 디벨로프 다운 제어 신호(NSE)가 인가되는 게이트와, 접지 전압(VSS)에 전기적으로 연결되는 다른 일측 접합을 가진다.The first development voltage supply unit 300 includes an NMOS transistor MN11. The NMOS transistor MN11 has one side junction electrically connected to the first supply terminal N262, the gate to which the development down control signal NSE is applied, and the other side junction electrically connected to the ground voltage VSS. Has
디벨로프 다운 제어 신호(NSE)가 "하이(high)"쪽으로 상승할 때, 엔모스 트랜지스터(MN11)가 턴온되어, 센스 앰프부(260)의 제1 공급단자(N262)에 접지 전압(VSS)이 공급된다. 제1 디벨로프 전압 공급부(300)의 리프레쉬 동작과 노말 동작은 동일하다.When the development down control signal NSE rises to the “high” side, the NMOS transistor MN11 is turned on, and the ground voltage VSS is applied to the first supply terminal N262 of the sense amplifier unit 260. Is supplied. The refresh operation and the normal operation of the first developer voltage supply unit 300 are the same.
제2 디벨로프 전압 공급부(320)는 피모스 트랜지스터(MP3), 피모스 트랜지스터(MP4), 피모스 트랜지스터(MP5) 및 인버터 수단(322)을 구비한다. 피모스 트랜지스터(MP3)는 제2 공급단자(N264)에 전기적으로 연결되는 일측 접합과, 디벨로프 업 제어 신호(PSEB)가 인가되는 게이트와, 단자(N324)에 전기적으로 연결되는 다른 일측 접합을 가진다. 피모스 트랜지스터(MP4)는 단자(N324)에 전기적으로 연결되는 일측 접합과, 대기 모드 선택 신호(STB)가 인버터 수단(322)을 통하여 인가되는 게이트와, 승압 전압 저장부(340)의 단자(N342)에 전기적으로 연결되는 다른 일측 접합을 가진다. 피모스 트랜지스터(MP5)는 단자(N324)에 전기적으로 연결되는 일측접합과, 대기 모드 선택 신호(STB)가 인가되는 게이트와, 전원 전압(VCC)에 전기적으로 연결되는 다른 일측 접합을 가진다.The second development voltage supply unit 320 includes a PMOS transistor MP3, a PMOS transistor MP4, a PMOS transistor MP5, and an inverter means 322. The PMOS transistor MP3 has one side junction electrically connected to the second supply terminal N264, a gate to which the development up control signal PSEB is applied, and the other side junction electrically connected to the terminal N324. Have The PMOS transistor MP4 includes a one-side junction electrically connected to the terminal N324, a gate to which the standby mode selection signal STB is applied through the inverter means 322, and a terminal of the boosted voltage storage unit 340. N342) has the other side junction electrically connected. The PMOS transistor MP5 has a one-side junction electrically connected to the terminal N324, a gate to which the standby mode selection signal STB is applied, and the other side junction electrically connected to the power supply voltage VCC.
제2 디벨로프 전압 공급부(320)의 노말 동작은 다음과 같이 기술된다. 대기 모드 선택 신호(STB)와 디벨로프 업 제어 신호(PSEB)가 "로우(low)"쪽으로 모두 하강할 때, 피모스 트랜지스터(MN3)와 피모스 트랜지스터(MN5)가 모두 턴온된다. 그리하여, 센스 앰프부(260)의 제2 공급단자(N264)에 전원 전압(VCC)이 공급된다.The normal operation of the second envelope voltage supply unit 320 is described as follows. When both the standby mode selection signal STB and the development up control signal PSEB fall toward the "low" side, both the PMOS transistor MN3 and the PMOS transistor MN5 are turned on. Thus, the power supply voltage VCC is supplied to the second supply terminal N264 of the sense amplifier unit 260.
제2 디벨로프 전압 공급부(320)의 리프레쉬 동작은 다음과 같이 기술된다. 대기 모드 선택 신호(STB)가 "하이(high)"쪽으로 상승하고, 디벨로프 업 제어 신호(PSEB)가 "로우(low)"쪽으로 하강할 때, 피모스 트랜지스터(MN3) 및 피모스 트랜지스터(MN4)가 턴온된다. 그러면, 센스 앰프부(260)의 제2 공급단자(N264)에 승압 전압(VPP)이 공급된다.The refresh operation of the second development voltage supply unit 320 is described as follows. When the standby mode selection signal STB rises to the "high" side and the development up control signal PSEB falls to the "low" side, the PMOS transistor MN3 and the PMOS transistor MN4 ) Is turned on. Then, the boosted voltage VPP is supplied to the second supply terminal N264 of the sense amplifier unit 260.
승압 전압 저장부(340)는 커패시터(344)를 구비한다. 커패시터(344)는 단자(N342)에 전기적으로 연결되는 일측 단자와, 접지 전압(VSS)에 전기적으로 연결되는 다른 일측 단자를 구비한다. 단자(N344)는 피모스 트랜지스터(MP4)의 일측 접합에 전기적으로 연결된다. 셀프 리프레쉬용 승압 전압 발생기(360)로부터 승압 전압(VPP)을 공급받아, 승압 전압이 커패시터(344)에 저장된다. 그리고, 리프레쉬 동작시에 커패시터(344)가 방전되어, 제2 디벨로프 전압 공급부(320)에 승압 전압(VPP)을 공급한다. 즉, 상기 승압 전압 저장부(340)는 주로 노말 동작시에 셀프 리프레쉬용 승압 전압 발생기(360)로부터 승압 전압(VPP)을 저장하였다가, 리프레쉬 동작시에 제2 디벨로프 전압 공급부(320)로 승압 전압(VPP)을 제공하여 방전한다.The boosted voltage store 340 includes a capacitor 344. The capacitor 344 has one terminal electrically connected to the terminal N342 and the other terminal electrically connected to the ground voltage VSS. The terminal N344 is electrically connected to one side junction of the PMOS transistor MP4. The boosted voltage VPP is supplied from the self-refresh boosted voltage generator 360, and the boosted voltage is stored in the capacitor 344. In the refresh operation, the capacitor 344 is discharged to supply the boosted voltage VPP to the second development voltage supply unit 320. That is, the boosted voltage storage unit 340 stores the boosted voltage VPP from the self-renewed boosted voltage generator 360 in the normal operation, and then to the second development voltage supply unit 320 in the refresh operation. The boosted voltage VPP is provided to discharge.
도 3은 도 2에 도시된 반도체 메모리 장치의 노말 모드 및 대기 모드에서의 비트라인쌍을 센싱하기 위한 신호들의 동작을 설명하기 위한 타이밍도이다. 도 3를 참조하여, 본 발명의 반도체 메모리 장치의 동작을 전체적으로 기술하면 다음과 같다. 먼저, 노말 모드에서는 대기 모드 선택 신호(STB)가 "로우(low)"이다. 이 때, 선택되는 디램 셀이 속하는 행(row)을 지정하는 워드 라인 신호(WL)가 "하이(high)"로 활성화될 때, 등화 신호(EQL)가 "로우(low)"로 되고, 분리 신호(ISOL)가 "하이(high)"로 활성화된다. 그러면, 비트 라인 및 상보 비트 라인(BL, BLB)의 프리차징 및 등화가 해제되고, 비트 라인(BL)의 전위가 프리차징 전압(VCC/2)에서 소폭 상승한다. 그 후, 센스 앰프 등화 신호(SAEQ)가 "로우(low)"로 되고, 센스 앰프 라인 및 상보 센스 앰프 라인(SL, SLB)의 프리차징 및 등화가 해제된다. 소정의 시간이 경과한 후, 디벨로프 다운 제어 신호(NSE)가 "하이(high)"로 활성화되어, 센스 앰프부(260)에 접지 전압(VSS)이 공급된다. 그러면, 상보 비트 라인(BLB)의 전위가 접지 전압(VSS)으로 디벨로프(develop)된다. 디벨로프 다운 제어 신호(NSE)가 "하이(high)"로 활성화된 후, 디벨로프 업 제어 신호(PSEB)가 "로우(low)"로 활성화된다. 그러면, 센스 앰프부(260)에 전원 전압(VCC)이 공급되고, 비트 라인(BL)의 전위가 승압 전압(VPP)으로 디벨로프된다.3 is a timing diagram illustrating an operation of signals for sensing a pair of bit lines in a normal mode and a standby mode of the semiconductor memory device shown in FIG. 2. Referring to FIG. 3, the operation of the semiconductor memory device of the present invention will be described as follows. First, in the normal mode, the standby mode selection signal STB is " low ". At this time, when the word line signal WL specifying the row to which the selected DRAM cell belongs is "high", the equalization signal EQL becomes "low" and is separated. Signal ISOL is activated " high. &Quot; Then, precharging and equalization of the bit lines and complementary bit lines BL and BLB are canceled, and the potential of the bit line BL rises slightly at the precharging voltage VCC / 2. Thereafter, the sense amplifier equalization signal SAEQ becomes " low ", and the precharging and equalization of the sense amplifier lines and the complementary sense amplifier lines SL, SLB are released. After a predetermined time has elapsed, the development down control signal NSE is activated "high", and the ground voltage VSS is supplied to the sense amplifier unit 260. Then, the potential of the complementary bit line BLB is developed to the ground voltage VSS. After the development down control signal NSE is activated "high", the development up control signal PSEB is activated "low." Then, the power supply voltage VCC is supplied to the sense amplifier unit 260, and the potential of the bit line BL is developed to the boost voltage VPP.
대기 모드 선택 신호(STB)가 "하이(high)"로 활성화될 때, 본 발명의 반도체 메모리 장치는 리프레쉬 동작을 하게 된다. 대기 모드에서는, 센스 앰프부(260)에 승압 전압(VPP)이 공급되고, 비트 라인(BL)의 전위가 승압 전압(VPP)으로 급격히디벨로프된다. 따라서, 리프레쉬 동작시, 종래의 센스 앰프 회로(160)에 비하여, 본 발명의 센스 앰프부(260)의 초기 센싱 속도가 현저히 증가된다. 또한, 종래의 센스 앰프 회로(160)의 센싱 시간보다 본 발명의 센스 앰프부(260)의 센싱시간이 현저히 감소되며, 본 발명의 센스 앰프부(260)에서는 커패시터(344)에 저장된 전류가 소모된다. 그러므로, 외형적으로 본 발명의 반도체 메모리 장치에서 소모되는 대기 전류(standby current)는 현저히 감소된다.When the standby mode selection signal STB is activated to " high ", the semiconductor memory device of the present invention performs a refresh operation. In the standby mode, the boost voltage VPP is supplied to the sense amplifier unit 260, and the potential of the bit line BL is rapidly developed to the boost voltage VPP. Therefore, during the refresh operation, the initial sensing speed of the sense amplifier unit 260 of the present invention is significantly increased compared to the conventional sense amplifier circuit 160. In addition, the sensing time of the sense amplifier unit 260 of the present invention is significantly reduced than the sensing time of the conventional sense amplifier circuit 160, and the current stored in the capacitor 344 is consumed in the sense amplifier unit 260 of the present invention. do. Therefore, the standby current consumed in the semiconductor memory device of the present invention is significantly reduced.
본 발명은 도면에 도시된 일실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely illustrative, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상기와 같은 본 발명의 반도체 메모리 장치에 의하면, 리프레쉬 수행시 센스 앰프 회로의 초기 센싱 속도가 향상되고, 대기 전류의 소모가 현저히 감소될 수 있다.According to the semiconductor memory device of the present invention as described above, the initial sensing speed of the sense amplifier circuit when the refresh is performed, the consumption of standby current can be significantly reduced.
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100660876B1 (en) * | 2005-08-29 | 2006-12-26 | 삼성전자주식회사 | Semiconductor memory device having develope reference voltage generator for sense amplifier |
| EP1934981A2 (en) * | 2005-09-23 | 2008-06-25 | Zmos Technology, Inc. | Low power memory control circuits and methods |
| KR100846390B1 (en) * | 2002-04-29 | 2008-07-15 | 주식회사 하이닉스반도체 | Bit line sense amplifier power driver in semiconductor memory device |
| US7663908B2 (en) * | 2007-03-12 | 2010-02-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for increasing retention time in DRAM |
| US7663953B2 (en) | 2007-03-12 | 2010-02-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for high speed sensing for extra low voltage DRAM |
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100846390B1 (en) * | 2002-04-29 | 2008-07-15 | 주식회사 하이닉스반도체 | Bit line sense amplifier power driver in semiconductor memory device |
| KR100660876B1 (en) * | 2005-08-29 | 2006-12-26 | 삼성전자주식회사 | Semiconductor memory device having develope reference voltage generator for sense amplifier |
| EP1934981A2 (en) * | 2005-09-23 | 2008-06-25 | Zmos Technology, Inc. | Low power memory control circuits and methods |
| EP1934981A4 (en) * | 2005-09-23 | 2009-11-18 | Zmos Technology Inc | Low power memory control circuits and methods |
| US7929367B2 (en) | 2005-09-23 | 2011-04-19 | Zmos Technology, Inc. | Low power memory control circuits and methods |
| KR101350920B1 (en) * | 2005-09-23 | 2014-01-15 | 제트모스 테크놀로지 인코포레이티드 | Low power memory control circuits and methods |
| US7663908B2 (en) * | 2007-03-12 | 2010-02-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for increasing retention time in DRAM |
| US7663953B2 (en) | 2007-03-12 | 2010-02-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for high speed sensing for extra low voltage DRAM |
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