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KR20020032351A - 표면 탄성파 장치 및 그 제조 방법 - Google Patents

표면 탄성파 장치 및 그 제조 방법 Download PDF

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KR20020032351A
KR20020032351A KR1020010065627A KR20010065627A KR20020032351A KR 20020032351 A KR20020032351 A KR 20020032351A KR 1020010065627 A KR1020010065627 A KR 1020010065627A KR 20010065627 A KR20010065627 A KR 20010065627A KR 20020032351 A KR20020032351 A KR 20020032351A
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wire
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acoustic wave
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쯔다다다아끼
야마모또야스시
가와하라히로시
다까하시요시히로
사까이미노루
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Publication date
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Abstract

복수의 내측 리드(9)가 형성되어 있는 금속제의 리드 프레임을 포함하는 표면 탄성파 장치에 있어서, 상기 리드 프레임이 일체 성형된 수지 베이스(3)에 적어도 하나의 압전 기판을 포함하는 칩(1)이 탑재되며, 상기 수지 베이스로부터, 칩의 양면 상에 배열된 상기 내측 리드 중, 본딩 와이어(4)를 통해 상기 칩의 전극과 전기적으로 접속되어 있는 와이어 리드부(7)를 노출시킴으로써 형성된 와이어 리드부 금속 표면(7a)과, 수지 베이스로부터, 칩으로 부분적으로 커버된 칩 리드부(10)를 노출시킴으로써 형성된 칩 리드부 금속 표면(10a)이 제공된다.

Description

표면 탄성파 장치 및 그 제조 방법{SURFACE ACOUSTIC WAVE DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 이동 전화기 등의 이동 통신 장치에 내장되는 공진기, 필터 등의 표면 탄성파 장치에 관한 것이다. 좀 더 구체적으로는, 본 발명은 표면 탄성파 장치의 패키지 구조 및 제조 방법에 관한 것이다.
종래, 표면 탄성파 장치에 대해, 표면 장착용 세라믹 패키지와, 저온 용접(cold weld) 또는 전착(electro-deposition)에 의한 금속 패키지를 채용해왔다.
도 11은 종래의 세라믹 패키지를 사용한 표면 탄성파 장치의 단면을 도시하는 도면이다.
상기 도면에 도시된 바와 같이, 일반적으로 세라믹 패키지로서 제1 세라믹층(118), 제2 세라믹층(119), 및 제3 세라믹층(120)의 다층 구조를 채용한다.
또한, 캡(122)으로 다층 구조의 상부를 커버하기 위해 금속 링(121)을 납땜한다.
이러한 다층 세라믹 패키지에서, 결정 등의 압전 기판을 포함하는 칩(101)과표면 장착용 패드로서 사용되는 외부 단자(114)를 전기적으로 접속할 필요가 있다.
즉, 각 세라믹 층의 일부에 와이어 또는 쓰루홀이 제공되고, 칩(101)에서 외부 단자(114)로의 접속은 제2 세라믹층(119)의 상측에 장착된 본딩 패드(117)로부터 내부 배선(115)까지의 경로를 취함으로써 이루어진다.
칩(101)은 금속 도금(116)이 형성된 접착제(102)에 의해 제1 세라믹층(118)의 일부에 고정되어 장착된다.
칩(101)과 본딩 패드(117)의 배선은 본딩 와이어(104)에 의해 이루어진다.
그 다음, 캡(122)이 금속 링(121) 상부에 놓여지고, 중공부(105)가 칩(101)의 상변을 덮도록 제공되며, 심 용접 등에 의한 용접을 행한다.
밀봉 방법으로서, 심 용접 뿐아니라 땜납, 금-주석 합금 등을 채용하는 방법도 있다.
상술한 세라믹 패키지를 사용하는 표면 탄성파 장치에서는, 첫째 저비용화가 곤란한 문제가 있다.
즉, 이것은 세라믹 패키지를 사용하는 표면 탄성파 장치에서, 내부 배선 경로가 필수적이고 다층 구조의 세라믹이 요구되기 때문에 배선 레이아웃이 변경될 때 마다 제조 다이가 필요로 되기 때문이다.
또한, 이것은 밀봉 방법으로서, 심 용접의 경우, 세라믹 상에 금속 링(121)을 땜질해야 할 필요가 있고, 납땜 밀봉의 경우 특수한 납땜 리드를 마련해야만 하기 때문이다.
다른 종래의 예로서, 수지 패키지를 사용하는 예들이 JP-A-1993-63495호 및JP-A-1994-188672호에 개시되어 있다.
JP-A-1993-63495호에서, 리드 프레임에 고정된 표면 탄성파 소자의 상면에 중공부를 갖는 수지 몰드 주변부의 예가 도시되어 있는 데, 상기 예에서 주변부의 내부 표면에 도전층을 마련하거나 또는 주변부에 도전형 수지를 채용하여 리드 배선을 절연막으로 피복하여 주변부를 통해 외부 단자로까지 배선되어 있는 것이 도시되어 있다.
이러한 방법에서, 주변부의 내부 표면의 도전층 또는 주변부의 도전 수지가 표면 탄성파 소자의 입력과 출력 간의 정전기 결합 용량을 분산 및 감소시켜 감쇠 대역에서의 표면 탄성파 장치의 감쇠량을 증가시킬 수 있게 된다.
또한, JP-A-1994-188672호에는 리드 프레임이 프리 몰드된 수지 베이스와 리드 프레임 상에 탑재된 칩 표면을 중공에 보호하는 캡을 끼워맞춰 끼워맞춤된 프린지부를 수지로 융착하는 방법의 예가 개시되어 있다.
또한, JP-A-1993-63495호 및 JP-A-1994-188672호에 개시된 장치 모두 SIP(Single In-line Package) 구조를 갖는다.
JP-A-1993-63495호에 개시된 표면 탄성파 장치에서, 세번째 문제로서, 내부 표면이 도전층인 주변부의 주변을 장치의 내면으로부터 절연막으로 피복시킬 필요가 있고 또는 주변부를 통과하도록 야기되는 리드 와이어가 도전성 수지로 형성될 필요가 있으므로써 제조 공정이 증가하고 표면 탄성파 장치의 저비용화가 곤란해지는 문제가 있다.
또한, JP-A-1993-63495호 및 JP-A-1994-188672호에 개시된 SIP형 표면 탄성파 장치에서, 네번째 문제로서, 인쇄 회로 기판 상에 장착된 경우 인쇄 회로 기판 등의 왜곡 등의 스트레스가 표면 탄성파 장치의 특성에 영향을 미치거나 또는 통상의 세라믹 패키지와 인쇄 회로 기판을 사용하여 표면 장착형 표면 탄성파 장치를 단일화하는 것이 불가능하게 됨으로써 규격화된 인쇄 회로 기판이 필요하게 된다는 점을 들 수 있다.
즉, 이것은 SIP-형상 구조의 상술한 표면 탄성파 장치에서 핀들이 한쪽으로 집중되어 있기 때문이다.
또한, JP-A-1993-63495호 및 JP-A-1994-188672호에 개시된 SIP형 표면 탄성파 장치에서, 압전 기판을 포함하는 칩을 지지하기 위해 리드 프레임 상에 고정되어 장착된 것으로 도시되어 있지만, 다섯번째 문제로서 규모 축소가 용이하지 않은 점을 들 수 있다.
즉, 칩을 장착하기 위한 리드 프레임이 칩의 면적보다 훨씬 큰 면적을 갖기 때문에 표면 탄성파 장치의 외적이 칩 장착용 리드 프레임의 면적에 의해 제한받기 때문이다.
본 발명은 상기한 문제들을 해결하기 위한 것이다.
도 1a는 본 발명에 따른 표면 탄성파 장치의 패키지 구조와 관련된 제1 실시예를 나타내는 측면 투시도.
도 1b는 본 발명에 따른 표면 탄성파 장치의 패키지 구조와 관련된 제1 실시예를 나타내는 상면 투시도.
도 2a는 어떠한 금속 패턴도 존재하지 않는 표면 탄성파 장치의 특성을 나타내는 도면.
도 2b는 본 발명에 따른 와이어 리드부 금속 표면(7a)과 칩 리드부 금속 표면(10a)에 의한 금속 패턴이 존재하는 표면 탄성파 장치의 특성을 나타내는 도면.
도 3a는 본 발명에 따른 표면 탄성파 장치의 패키지 구조와 관련된 제2 실시예를 나타내는 측면 투시도.
도 3b는 본 발명에 따른 표면 탄성파 장치의 패키지 구조와 관련된 제2 실시예를 나타내는 상면 투시도.
도 4a는 본 발명에 따른 표면 탄성파 장치의 패키지 구조와 관련된 제3 실시예를 나타내는 측면 투시도.
도 4b는 본 발명에 따른 표면 탄성파 장치의 패키지 구조와 관련된 제3 실시예를 나타내는 상면 투시도.
도 5a는 본 발명에 따른 표면 탄성파 장치의 패키지 구조와 관련된 제4 실시예를 나타내는 측면 투시도.
도 5b는 본 발명에 따른 표면 탄성파 장치의 패키지 구조와 관련된 제4 실시예를 나타내는 상면 투시도.
도 6a는 본 발명에 따른 표면 탄성파 장치의 패키지 구조와 관련된 제5 실시예를 나타내는 측면 투시도.
도 6b는 본 발명에 따른 표면 탄성파 장치의 패키지 구조와 관련된 제5 실시예를 나타내는 상면 투시도.
도 7a는 본 발명에 따른 표면 탄성파 장치의 패키지 구조와 관련된 제6 실시예를 나타내는 측면 투시도.
도 7b는 본 발명에 따른 표면 탄성파 장치의 패키지 구조와 관련된 제6 실시예를 나타내는 상면 투시도.
도 8a는 본 발명에 따른 표면 탄성파 장치의 패키지 구조와 관련된 제7 실시예를 나타내는 측면 투시도.
도 8b는 본 발명에 따른 표면 탄성파 장치의 패키지 구조와 관련된 제7 실시예를 나타내는 상면 투시도.
도 9a는 본 발명에 따른 표면 탄성파 장치의 패키지 구조와 관련된 제8 실시예를 나타내는 측면 투시도.
도 9b는 본 발명에 따른 표면 탄성파 장치의 패키지 구조와 관련된 제8 실시예를 나타내는 상면 투시도.
도 10a는 본 발명에 따른 표면 탄성파 장치의 패키지 구조와 관련된 제9 실시예를 나타내는 측면 투시도.
도 10b는 본 발명에 따른 표면 탄성파 장치의 패키지 구조와 관련된 제9 실시예를 나타내는 상면 투시도.
도 11은 종래의 세라믹 패키지를 사용한 표면 탄성파 장치의 단면을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1: 칩
1a: 칩 외형
2: 실장 접착제
3: 수지 베이스
4, 12, 13: 본딩 와이어
5: 중공부
6: 수지 캡
7: 와이어 리드부
7a, 7b, 7c: 와이어 리드부 금속 표면
8: 칩 탑재면
9: 내측 리드
9a, 9b, 9c: 내측 리드 도입부
10: 칩 리드부
10a: 칩 리드부 금속 표면
11: 접합면
본 발명의 한 목적은, 고주파 감쇠 대역에서 감쇠량을 증가시키고 소형화 및 경량화를 실현하며 수율을 향상시키는 저가의 표면 탄성파 장치를 제공하는 것이다.
전술한 과제들을 해결하기 위해, 본 발명은 복수의 내측 리드가 형성되어 있는 금속으로 된 리드 프레임을 포함하고, 적어도 하나의 압전 기판을 포함하는 칩이 상기 리드 프레임이 일체로 몰드된 수지 베이스 상에 실장되는 표면 탄성파 장치가 제공하되, 상기 표면 탄성파 장치는: 상기 수지 베이스로부터, 상기 칩의 양면 상에 배열된 상기 내측 리드 중, 본딩 와이어를 통해 상기 칩의 전극과 전기적으로 접속되어 있는 와이어 리드부를 노출시킴으로써 형성된 와이어 리드부 금속 표면과; 상기 수지 베이스로부터, 상기 내측 리드 중, 상기 칩으로 부분적으로 커버된 칩 리드부를 노출시킴으로써 형성된 칩 리드부 금속 표면을 포함한다.
이에 따라, 칩 상에 형성된 입력 및 출력 소자의 패턴 간의 정전 결합 용량을 분산 및 감소시킬 수 있기 때문에, 고주파 감쇠 대역에서 감쇠량이 현저히 향상된다.
또한, 대향하여 배열된 와이어 리드부 간의 공간을 좁힘으로써, 칩 리드부의 칩 리드부 금속 표면의 면적이 칩의 면적에 비해 작게 되기 때문에, 표면 탄성파 장치의 소형화 및 경량화를 실현할 수 있다.
또한, 내부 프레임이 일체로 몰드된 수지 베이스 상에 칩을 실장하기 위해 복수의 내측 리드가 내부 프레임 내에 미리 형성되었기 때문에, 생산 공정의 단축 및 부품수의 감소가 가능하고 저가의 표면 탄성파 장치가 실현될 수 있다.
리드 프레임의 양면으로부터 내측 리드를 추출하는 타입이 되기 때문에, 프린트 회로 보드 상에 실장될 때 표면 탄성파 장치가 경사되지 않아, 프린트 회로 보드의 변형 등으로 인한 응력이 표면 탄성파 장치의 특성에 영향을 끼치는 것이방지될 수 있다.
또한, 세라믹 패키지의 표면 실장 패턴과 동일한 정도로 설계함으로써, 복수의 단자를 갖는 리드 프레임 간의 단자 간격이 유연하게 설정될 수 있기 때문에, 세라믹 패키지 및 프린트 회로 보드의 통합을 수할 수 있는 표면 탄성파 장치가 실현될 수 있다. 이러한 이유로, 종래에 사용되었던 특정 프린트 회로 보드가 불필요하게 된다.
바람직하게는, 상기 수지 베이스 상에 실장되는 상기 칩의 상면 상에 중공부가 제공되고, 수지 캡이 상기 수지 베이스와 결합되어 상기 중공부를 커버한다.
이러한 수단에 따라, 소정의 목적이 실현되면서, 칩, 본딩 와이어, 및 리드부가 보호될 수 있게 된다.
바람직하게는, 상기 내측 리드를 상기 수지 베이스의 표면 또는 내부에서 분기하여, 분기되는 상기 내측 리드의 일 측에 상기 와이어 리드부용의 와이어 리드부 금속 표면을 설치하고, 다른 측에 상기 칩 리드부용의 칩 리드부 금속 표면을 설치하고, 보다 바람직하게는, 상기 칩 리드부에 관한 상기 내측 리드를 상기 수지 베이스의 표면 또는 내부에서 분기하고, 분기되는 상기 내측 리드에 상기 와이어 리드부에 이용되는 와이어 리드부 금속 표면이 설치되고, 보다 바람직하게는, 상기 와이어 리드부 내의 상기 칩 리드부에 이르는 도출부를 상기 수지 베이스의 표면 또는 내부에 설치하여 상기 내측 리드를 연장한다.
이들 수단에 의해, 본딩 와이어가 분기된 내측 리드와 마찬가지의 역할을 하기 때문에, 칩과 와이어 리드부를 전기적으로 접속하는 본딩 와이어의 접속 자유도를 증가시키는 역할을 하는 것이 가능하게 된다. 이 때문에, 입출력 패턴 사이의 정전 결합 용량이 분산, 감소하고, 또한, 고주파 감쇠 대역의 감쇠량의 향상이 기대될 수 있다.
바람직하게는, 상기 칩 리드부와 적어도 하나의 상기 와이어 리드부가 상기 수지 베이스 내부에서 본딩 와이어를 통해 전기적으로 접속된다.
이 수단에 의해, 본딩 와이어가 분기된 내측 리드와 마찬가지의 역할을 하기 때문에, 칩과 와이어 리드부를 전기적으로 접속하는 본딩 와이어의 접속 자유도를 증가시키는 것이 가능하게 된다. 이 때문에, 입출력 패턴 사이의 정전 결합 용량이 분산, 감소하고, 또한, 고주파 감쇠 대역의 감쇠량의 향상이 기대할 수 있다.
바람직하게는, 분기 또는 연장된 상기 와이어 리드부와 그 이외의 상기 와이어 리드부가 상기 수지 베이스 내부에서 본딩 와이어를 통해 전기적으로 접속된다.
이 수단에 의해, 본딩 와이어가 와이어 리드부 사이를 전기적으로 접속하기 때문에, 칩과 와이어 리드부를 전기적으로 접속하는 본딩 와이어의 자유도를 증가시키는 것이 가능하게 된다. 이 때문에, 입출력 패턴 사이의 정전 결합 용량이 분산, 감소하고, 또한 고주파 감쇠 대역의 감쇠량의 향상이 기대될 수 있다.
바람직하게는, 하나의 상기 칩에 대하여 상기 칩 리드부를 2개 설치하여, 각 상기 칩 리드부용의 칩 리드부 금속 표면의 사이에 일정한 간격을 두고, 분기된 상기 내측 리드의 일 측에 각 상기 칩 리드부 금속 표면을 설치하고, 다른 측에 상기 와이어 리드부용의 와이어 리드부 금속 표면을 설치한다.
이 수단에 의해, 본딩 와이어의 접속 자유도를 증가시키는 것이 가능하게 된다. 이 때문에, 입출력 패턴 사이의 정전 결합 용량이 분산, 감소하고, 또한, 고주파 감쇠 대역 감쇠량의 향상이 기대될 수 있다.
바람직하게는, 하나의 상기 칩에 대하여 상기 칩 리드부를 2개 설치하여, 각 상기 칩 리드부용의 칩 리드부 금속 표면의 사이에 일정한 간격을 두고, 2개의 상기 칩 리드부의 내측 리드가 상기 와이어 리드부의 내측 리드가 배치되는 양 측과는 다른 양 측에 배치된다.
이 수단에 의해, 본딩 와이어의 접속 자유도를 증가시키는 것이 가능하게 된다. 이 때문에, 입출력 패턴 사이의 정전 결합 용량이 분산, 감소하고, 또한, 고주파 감쇠 대역의 감쇠량의 향상이 기대될 수 있다. 또한, 표면 탄성파 장치의 패키지의 4개 주변부에서 내측 리드를 추출하는 것이 가능하게 된다.
바람직하게는, 2개의 상기 칩 리드부의 각각과 상기 와이어 리드부가 상기 수지 베이스 내부에서 본딩 와이어를 통해 전기적으로 접속된다.
이 수단에 의해, 본딩 와이어의 접속 자유도를 증가시키는 것이 가능하게 된다. 이 때문에, 입출력 패턴 사이의 정전 결합 용량이 분산, 감소하고, 또한, 고주파 감쇠 대역의 감쇠량의 향상이 기대될 수 있다. 또한, 표면 탄성파 장치의 패키지의 4개 주변부에서 내측 리드를 추출하는 것이 가능하게 된다.
바람직하게는, 상기 와이어 리드부와 상기 칩의 전극의 전기적 접속이 플립 칩 공법에 의한 금 볼을 이용하여 행해진다.
이 수단에 의해, 본딩 와이어와 마찬가지의 작용 효과를 얻을 수 있다.
또한, 본 발명은, 복수의 내측 리드가 형성되는 금속제의 리드 프레임을 포함하고, 상기 리드 프레임이 일체 성형되는 수지 베이스에 적어도 하나의 압전 기포함하는 칩을 탑재하는 표면 탄성파 장치의 제조 방법에 있어서, 상기 칩의 양 측에 배치되는 상기 내측 리드 중, 상기 칩의 전극과 본딩 와이어에 의해 전기적으로 접속되는 와이어 리드부를 상기 수지 베이스로부터 노출시켜 와이어 리드부 금속 표면을 형성하는 공정과, 상기 내측 리드 중, 상기 칩으로 부분 커버되는 칩 리드부를 상기 수지 베이스로부터 노출시켜 칩 리드부 금속 표면을 형성하는 공정을 포함하는 것을 특징으로 하는 표면 탄성파 장치의 제조 방법을 제공한다.
이 수단에 의해, 상기 발명과 마찬가지로, 고주파 감쇠 대역에 있어서의 감쇠량을 증가시켜 소형화 및 경량화를 실현하고, 생산 효율을 향상하고, 저비용을 실현하는 것이 가능하게 된다.
<실시예>
이하, 본 발명의 실시예가 첨부된 도면을 참조한 예들에 기초하여 설명될 것이다.
도 1a 및 도 1b는 본 발명에 관련된 표면 탄성파 장치의 패키지 구조와 관련된 제1 실시예를 도시한 측면 투시도(도 1a) 및 상면 투시도(도 1b)이다. 또한, 도 1b는 칩, 본딩 와이어, 및 수지 캡이 장착되기 전의 도면이다.
본 발명의 제1 실시예에 관련된 표면 탄성파 장치의 패키지는 도시되지 않은 리드 프레임을 포함한다. Fe-Cu 합금 등으로 이루어진 리드 프레임은 복수의 단자를 포함한다. 도 1a 및 도 1b에 나타난 바와 같이, 리드 프레임에서, 복수의 내측 리드(9)는 복수의 단자들에 응답하여 리드 프레임의 양측에 미리 형성되고, 또한수지 베이스(3)는 프리 몰딩으로 리드 프레임에 전체적으로 몰딩된다.
압전 기판을 포함하는 표면 탄성파 장치의 칩(1)은 적어도 하나가 장착되는 실장 접착제(2)를 사용함으로써 수지 베이스(3)에 밀착 고정된다.
선정된 치수의 내측 리드(9)는 리드 프레임에 유사한 방식으로 Fe-Cu 합금으로 형성되고, 그 안쪽 말단에 와이어 리드부(7)를 포함한다.
부가적으로, 내측 리드(9)의 와이어 리드부(7)는 수지 베이스(3)로부터 노출된 선정된 영역을 갖는 와이어 리드부 금속 표면(7a)을 포함한다.
칩(1)은 수지 베이스(3)의 칩 탑재면(8)의 칩 외형(1a) 상에 장착되고, 칩 리드부는 칩 탑재면(8)의 일부에 제공되고, 칩 리드부(10)는 수지 베이스(3)로부터 노출된 선정된 영역을 갖는 칩 리드부 표면(10a)을 포함한다.
칩 리드부(10)는 장착되는 칩(1)의 일부의 뒷면과 연속성을 띄게 된다. 부가적으로 금속막은 칩(1)의 뒷면 상에 형성된다.
또한, 내측 리드 도입부(9a)는 상술한 와이어 리드부(7) 대신에 적어도 하나의 내측 리드(9)와 칩 리드부(10) 사이에 제공되며, 내측 리드 도입부(9a)는 내측 리드(9)를 칩 리드부(10)에 리드(lead) 한다.
또한, 칩(1)과 와이어 리드부(7)는 본딩 와이어(4)를 통해 전기적으로 접속된다.
중공부(5)는 칩(1)의 상부면 상에 제공되고, 중공부(5)는 칩(1), 본딩 와이어(4) 및 와이어 리드부(7)가 다른 것과 접촉되는 것으로부터 보호하기 위한 공간이다.
또한, 중공부(5)는 수지 캡(6)으로 도포되고, 수지 베이스(3)와 수지 캡(6)은 접합면(11)에 접합되어 표면 탄성파 장치가 형성된다.
다음으로, 제1 실시예의 제조 방법이 기술될 것이다.
복수의 단자인 내측 리드(9)를 갖는 리드 프레임에 관련하여, 상술한 바와 같이, Cu-Fe 합금의 재료가 사용되지만; 그밖에 반도체 디바이스에 통상적으로 사용되는, Fe-Ni 합금 등과 같은 재료가 사용될 수도 있다.
리드 프레임에 있어서, 복수의 내측 리드(9)가 다이 드로잉 프로세스와 벤딩 프로세스를 통해 하나의 플레이트로 형성되고, 그 양측에 배치된다.
리드 프레임 상에 형성되는 복수의 내측 리드들(9) 중에서 칩 리드부(10)에 대해 적어도 하나의 내측 리드(9)가 리드 프레임 상에 형성되고, 와이어 리드부(7)용의 복수의 내측 리드(9)가 제공되고, 수지 베이스(3)의 하부 베이스에 기초하여, 내측 리드(9)는 내선 리드부(7)와 칩 리드부(10) 각각이 선정된 높이에 도달하도록 형성된다.
와이어 리드부(7)에 관련하여, 내측 리드(9)는 와이어 리드부(7)의 대향 공간이 선정된 공간에서 소정 높이에 도달하도록 형성된다.
칩 리드부(10)에 관련하여, 칩(1)이 장착되는 중공부는 수지 베이스(3) 상에 제공되기 때문에, 칩 리드부(10)는 와이어 리드부(7)와 소정 높이 상이하다. 이 때문에, 내측 리드(9)의 내측 리드 도입부(9a)의 소정 높이는 내측 리드(9)의 와이어 리드부(7)의 높이와는 상이하다.
다음으로, 수지 베이스(3)를 구하기 위하여, 리드 프레임내에 형성된 내측리드(9)를 끼워넣기 위해 형상화된 다이의 사용에 의해, 통합 몰딩(integral molding)은 프리 몰드로 수행된다.
이때, 와이어 리드부 금속 표면(7a)과 칩 리드부 금속 표면(10a)을 구하기 위하여, 와이어 리드부(7)와 칩 리드(10)는 수지 베이스(3)의 상부 표면으로부터 노출되도록 설계된다.
이 경우, 수지 몰드 재료로서, 에폭시 수지와 같은 열경화성 수지와 폴리필렌 황화물 수지와 같은 열가소성 수지가 사용가능하다.
다음으로, 압전 기판 상에 배치된 탠덤-혼합(tandem-compound) 알루미늄 전극 패턴을 갖는 칩(1)(표면 음파 소자)은 실장 접착제(2)에 의해 수지 베이스(3)의 칩 탑재면(8)에 고정된다.
칩(1)의 압전 재료로서, 액정 기판이 사용될 수 있지만, 응용에 따라서, 압전 재료로서, 리튬 니오베이트(lithium niobate) 기판과 리튬 탄탈레이트(lithium tantalate) 기판이 사용될 수도 있다.
부가적으로, 칩(1)의 전극 재료로서, 알루미늄이 사용될 수 있지만, Al-Cu 합금 등과 같은 재료가 사용될 수 있다.
은 페이스트(paste)가 실장 접착제(2)용으로 사용되고 칩 리드부(10)의 칩 리드부 표면(10a)과 칩(1)의 일부 사이의 연속성이 취해진다. 티타늄, 크롬 등과 같은 금속막이 칩(1)의 뒷면 상에 미리 형성되는 경우, 연속성을 보다 쉽게 얻을 수 있다.
이에 덧붙여서, 실리콘계의 접착제, 에폭시계의 접착제 등이 실장 접착제(2)로서 사용될 수 있다.
다음으로, 칩(1)과 와이어 리드부(7)의 와이어 리드부 금속 표면(7a)을 전기적으로 접속하는 본딩 배선(4)과 같이, 금, 알루미늄 등의 금속이 사용된다.
다음으로, 와이어 리드부(7)를 보호하는 중공부(5)를 덮는 수지 캡(6)의 재료는 에폭시 수지와 같은 동일한 열경화성 수지와 수지 베이스(3)의 사전형성용으로 사용되는 수지 몰드 재료와 같이 폴리페닐렌 황화물 수지와 같은 동일한 열가소성 수지를 사용한다.
수지 캡(6)을 조금씩 사전 결정된 길이까지 세로 및 가로 방향으로 수지 베이스(3)의 외형까지 사전 결정된 길이로 형성한다.
수지 베이스(3) 및 수지 캡(6)을 접합면(11)에서 연결한다. 수지 베이스(3)와 수지 캡(6)의 연결을 위해서, 열경화 수지가 패키지의 밀폐를 위하여 사용된다.
다음으로, 수지 베이스(3)를 그 단면으로부터 남겨진 사전 결정된 길이로 리드 프레임으로부터 절단한다.
도 2a 및 도 2b는 종래의 금속 패턴이 존재하지 않는 표면 탄성파 장치의 특성(도 2a)과 본 발명에 따른 와이어 리드부 금속 표면(7a)과 칩 리드부 금속 표면(10a)에 의한 금속 패턴이 존재하는 표면 탄성파 장치의 특성(도 2b) 사이의 비교를 나타내는 도면이다.
도 2a 및 도 2b에 나타낸 바와 같이, 본 발명의 제1 실시예에 따라, 감쇠량은 고주파 감쇠 대역에서 크게 향상된다.
즉, 이는 복수의 내측 리드(9)와 관련한 와이어 리드부(7)의 와이어 리드부금속 표면(7a)이 칩(1)이 탑재된 수지 베이스(3)의 표면에 노출되고, 적어도 하나의 내측 리드(9)와 관련된 칩 리드부(10)의 칩 리드부 금속 표면(10a)이 수지 베이스(3)의 표면에 노출되고 그 일부가 칩(1)으로 덮히도록 배열됨으로써, 칩(1) 상에 형성된 입력 및 출력 소자의 패턴 사이의 정전 결합 용량을 분산시키고 감소시킬 가능성이 있기 때문이다.
또한, 본 발명의 제1 실시예에 따라, 칩 리드부(10)의 칩 리드부 금속 표면(10a)의 면적이 칩(10)의 면적과 비교하여 작기 때문에, 소형화를 실현하는데 반하여 배열된 와이어 리드부와 표면 탄성파 장치의 소형화 및 경량화를 실현할 수 있다.
즉, 리드 프레임을 다이 드로잉 공정(die drawing) 및 벤딩 공정을 통하여 한 장의 플레이트로 형성한다. 칩 리드부(10)의 면적이 칩(1)의 면적과 비교하여 크면, 반대로 배열된 와이어 리드부 사이의 공간이 칩 리드부(10)의 치수에 기인하여 우선적으로 결정된다. 그 이유는, 반대로, 칩 리드부 금속 표면(10a)의 면적이 칩(1)의 면적과 비교하여 작으면, 반대로 배열된 와이어 리드부(7) 사이의 캡을 좁힐 가능성이 있기 때문이다.
또한, 본 발명의 제1 실시예에 따라, 표면 탄성파 장치의 저가화를 실현할 가능성이 있다.
즉, 복수의 내측 리드(9)가 적층적으로 탑재된 수지 베이스(3) 상에 칩(1)을 탑재하기 위하여 리드 프레임에서 사전 형성되도록 적용되기 때문에, 생산 공정을 단축하고 부품 수를 줄일 수 있다.
또한, 이러한 방식으로 얻어진 수지 베이스(3) 상의 칩(1)의 전기적 접속은 본딩 배선(4)으로 쉽게 실현되고, 칩(1)의 보호, 본딩 배선(4) 등이 중공부(5)와 수지 캡(6)에 의해 쉽게 실현될 수 있다.
또한, 본 발명의 제1 실시예에 따라, 그 종류는 리드 프레임의 양측, 즉 종래의 SIP 형으로부터 내측 리드(9)를 추출한 주변 리드형이 됨으로써, 인쇄된 회로 보드 상에 탑재되었을 때 표면 탄성파 장치가 기울어지지 않고, 인쇄된 회로 보드의 변형과 같은 스트레스의 영향과 표면 탄성파 장치의 특성에 대한 영항을 방지할 수 있다.
또한, 복수의 단자를 갖는 리드 프레임 사이의 단자 공간이 신축성이 있도록 할 수 있기 때문에, 세라믹 패키지의 표면 탑재 패턴과 동일한 정도에서 설계함으로써, 표면 탄성파 장치가 세라믹 패키지와 인쇄된 회로 보드의 통일성을 달성할 수 있도록 실현할 수 있다. 이러한 이유로, 종래에 사용된 특정 인쇄된 회로 보드가 필요하지 않다.
도 3a 및 도 3b는 본 발명에 따른 표면 탄성파 장치의 패키지 구조와 관련된 제2 실시예를 나타내는 측면 투시도(도 3a)와 상면 투시도(도 3b)이다. 또한, 도 3b는, 설명을 간단히 하기 위하여, 도 3a의 칩, 본딩 배선, 및 수지 캡을 탑재하기 전의 도면이다. 도 3a 및 도 3b에 나타낸 바와 같이, 도 1a 및 도 1b와 비교할 때, 본 발명의 제2 실시예에 관한 표면 탄성파 장치의 패키지 구조에서, 칩 리드부(10)의 내측 리드(9)와 같이, 수지 베이스(3)의 표면 상에 또는 수지 베이스(3)의 내부에서 분기되고, 일측이 칩 리드부(10)를 형성하는 내측 리드 도입부(9a)를 관통하고, 다른측이 와이어 리드부(7)를 형성하는 내측 리드 도입부(9b)를 관통하도록 칩 리드부(10)의 내측 리드(9)가 형성되는데 적합하다.
또한, 내측 리드 도입부(9b)를 통해 형성된 와이어 리드부(7)는 수지 베이스(3)로부터 노출된 사전 결정 영역으로 리드부 표면(7b)을 포함한다.
이 경우에, 제1 실시예와 동일한 방식으로, 즉, 와이어 리드부(7)와 칩 리드부(10)을 포함하는 내측 리드(9)가 형성되어, 수지 베이스(3)의 바닥 베이스에 기초하여, 각 와이어 리드부(7)과 칩 리드부(10)가 사전 결정된 높이에 도달하고, 반대의 와이어 리드부(7) 사이의 공간이 소정의 공간에 도달한다.
이러한 방식으로 형성된 내측 리드(9)가 사용된다. 리드 프레임의 구조 외에는 제1 실시예의 구조와 유사하다.
따라서, 본 발명의 제2 실시예에 따르면, 칩(1) 및 와이어 리드부(7)를 전기적으로 접속시키는 본딩 와이어(4)는 접속의 자유도를 증가시키는 역할을 할 수 있다. 이러한 이유로, 입력단 및 출력단의 패턴간 정전 결합 용량이 분산, 감소되고, 고주파 감쇠 대역에서 감쇠량이 개선될 수 있다.
도 4a 및 도 4b는 본 발명에 관한 표면 탄성파 소자의 패키지 구조에 따른 제3 실시예를 도시한 도면으로서, 도 4a는 측면 투시도를, 도 4b는 상면 투시도를 도시한다. 또한, 설명을 간소화하기 위해서 도 4b는 도 4a의 칩, 본딩 와이어 및 수지 캡이 탑재되기 전의 도면을 도시한다.
도 4a 및 도 4b에 도시한 바와 같이, 도 1a 및 도 1b와 비교해서, 본 발명의 제3 실시예에 따른 표면 탄성파 소자의 패키지 구조에서, 칩 리드부(10)의 내측 리드(9)가 적응적으로 형성되어 내측 리드 도입부(9c)가 수지 베이스(3) 내부의 내측 리드 도입부(9a) 중간에서 브랜칭되고, 일측이 내측 리드 도입부(9a)를 관통하여 칩 리드부(10)를 형성하고, 타측이 내측 리드 도입부(9c)를 관통하여 와이어 리드부(7)를 형성한다.
또한, 내측 리드 도입부(9c)를 통해 형성되는 와이어 리드부(7)는 수지 베이스(3)로부터 노출된 소정 면적을 갖는 와이어 리드부 표면(7c)을 포함한다.
이러한 방식으로 형성되는 내측 리드가 이용된다. 리드 프레임의 구조 이외에는 제1 실시예와 유사하다.
따라서, 본 발명의 제3 실시예에 따르면, 칩(1) 및 와이어 리드부(7)를 전기적으로 접속시키는 본딩 와이어(4)는 접속의 자유도를 증가시키는 역할을 할 수 있다. 이러한 이유로, 입력단 및 출력단의 패턴간 정전 결합 용량이 분산 및 감소되고, 감쇠량의 개선은 고주파 감쇠 대역에서 충분히 찾을 수 있다.
본 발명에 관한 표면 탄성파 소자의 패키지 구조에 따른 제4 실시예를 도시한 도면으로서, 도 5a는 측면 투시도를, 도 5b는 상면 투시도를 도시한다. 또한, 설명을 간소화하기 위해서 도 5b는 도 5a의 칩, 본딩 와이어 및 수지 캡이 탑재되기 전의 도면을 도시한다.
도 5a 및 5b에 도시한 바와 같이, 도 1a 및 1b)와 비교해서, 본 발명의 제4 실시예에 따른 표면 탄성파 소자의 패키지 구조에서, 칩 리드부(10)의 내측 리드(9)가 적응적으로 형성되어 와이어 리드부(7)와 동일한 고도로 수지 베이스(3)의 내부에 형성된 내측 리드(9)가 내측 리드 도입부(9d)에 의해 확장되며, 내측 리드 도입부(9d)가 내측 리드 도입부(9a)를 관통하여 칩 리드부(10)를 형성한다.
한번 형성된 와이어 리드부(7)는 수지 베이스(3)로부터 노출된 소정 면적을 갖는 와이어 리드부 표면(7d)을 포함한다.
이러한 방식으로 형성되는 내측 리드가 이용된다. 리드 프레임의 구조 이외에는 제1 실시예와 유사하다.
따라서, 본 발명의 제4 실시예에 따르면, 칩(1) 및 와이어 리드부(7)를 전기적으로 접속시키는 본딩 와이어(4)는 접속의 자유도를 증가시키는 역할을 할 수 있다. 이러한 이유로, 입력단 및 출력단의 패턴간 정전 결합 용량이 분산 및 감소되고, 감쇠량의 개선은 고주파 감쇠 대역에서 충분히 찾을 수 있다.
본 발명에 관한 표면 탄성파 소자의 패키지 구조에 따른 제5 실시예를 도시한 도면으로서, 도 6a는 측면 투시도를, 도 6b는 상면 투시도를 도시한다. 또한, 설명을 간소화하기 위해서 도 6b는 도 6a의 칩, 본딩 와이어 및 수지 캡이 탑재되기 전의 도면을 도시한다.
도 6a 및 도 6b에 도시한 바와 같이, 도 1a 및 도 1b와 비교해서, 본 발명의 제5 실시예에 따른 표면 탄성파 소자의 패키지 구조에서, 제1 실시예와 유사한 방식으로 형성되는 내측 리드가 이용되고, 칩 리드부(10)에 대한 칩 리드부 금속면(10a) 및 와이어 리드부(7)의 적어도 하나의 와이어 리드부 금속면(7a)가 본딩 와이어(12)를 통해 전기적으로 접속된다.
이후, 통합 몰딩(integrated molding)다이를 이용하여 프리-몰드로 수행되어 수지 베이스(3)를 얻는다. 수지 베이스(3) 내부의 본딩 와이어(12)가 추가되는 것외에는 제1 실시예와 유사하다.
따라서, 본 발명에 따른 제5 실시예에 따르면, 본딩 와이어(12)가 제2 내지 제4 실시예에서 분기되는 내측 리드(9) 역할을 하기 때문에, 칩(1) 및 와이어 리드부(7)를 전기적으로 접속시키는 본딩 와이어(4)는 접속의 자유도를 증가시키는 역할을 할 수 있다. 이러한 이유로, 입력단 및 출력단의 패턴간 정전 결합 용량이 분산 및 감소되고, 감쇠량의 개선은 고주파 감쇠 대역에서 충분히 찾을 수 있다.
본 발명에 관한 표면 탄성파 소자의 패키지 구조에 따른 제6 실시예를 도시한 도면으로서, 도 7a는 측면 투시도를 도시하고, 도 7b는 상면 투시도를 도시한다. 또한, 설명을 간소화하기 위해서 도 7b는 도 7a의 칩, 본딩 와이어 및 수지 캡이 탑재되기 전의 도면을 도시한다.
도 7a 및 7b에 도시한 바와 같이, 도 4a 및 4b와 비교해서, 본 발명의 제6 실시예에 따른 표면 탄성파 소자의 패키지 구조에서, 와이어 리드부(7) 및 적어도 다른 와이어 리드부(7)가 내측 리드 도입부(9c)를 통해 본딩 와이어(13)와 전기적으로 접속된다.
그 후, 금형을 이용하여 프리 몰드에 의해 일체 성형하여, 수지 베이스(3)가 얻어진다.
수지 베이스(3) 내부의 본딩 와이어(13)가 추가되는 구성 이외에는, 제3 실시예와 마찬가지의 구성으로 되어 있다.
따라서, 본 발명의 제6 실시예에 따르면, 본딩 와이어(13)가 와이어 리드부(7) 사이를 전기적으로 접속하는 본딩 와이어의 접속 자유도를 증가시키는것이 가능하게 된다. 이 때문에, 입출력 패턴 사이의 정전 결합 용량이 분산, 감소하고, 또한, 고주파 감쇠역의 감쇠량의 향상이 기대될 수 있다.
도 8a 및 8b는 본 발명에 따른 표면 탄성파 장치의 패키지 구조에 관한 제7 실시예를 나타내는 측면 투시도(도 8a) 및 상면 투시도(도 8b)이다. 또, 도 8b는, 설명을 간단히 하기 위해서, 도 8a의 칩, 밴딩 와이어 및 수지캡을 탑재하기 전의 도면이다.
도 8a 및 8b에 도시한 바와 같이, 도 1a 및 도 1b와 비교하여, 본 발명의 제7 실시예에 따르는 표면 탄성파 장치의 패키지에서는, 칩 탑재면(8)의 칩외형(1a) 내에 2개의 칩 리드부(10)가 설치되고, 2개의 칩 리드부(10)는, 일정 거리 떨어저, 양 측의 복수의 내측 리드(9)가 배열하는 방향으로 배치된다.
2개의 칩 리드부(10)의 내측 리드(9) 각각은, 수지 베이스(3)의 표면 또는 수지 베이스(3)의 내부에서 분기되고, 칩 리드부 금속 표면(10a)이 분기된 내측 리드(9)의 한쪽의 내측 리드(9a)에 설치되며, 다른 쪽의 내측 리드(9b)에 와이어 리드부용의 와이어 리드부 금속 표면(7b)이 설치된다.
또한, 상기 2개의 칩 리드부(10)의 내측 리드(9) 각각은, 리드 프레임의 대각선의 모서리, 또는 동일한 측의 모서리에, 설치되도록 해도 좋다.
이렇게 형성되는 내측 리드(9)가 사용된다. 리드 프레임의 구성 이외는 제1 실시예와 마찬가지이다.
따라서, 본 발명의 제7 실시예에 따르면, 본딩 와이어의 접속 자유도를 증가시키는 것이 가능하게 된다. 이 때문에, 입출력 패턴 사이의 정전 결합 용량이 분산, 감소하고, 또한 고주파 감쇠 대역의 감쇠량의 향상이 기대될 수 있다.
도 9a 및 도 9b는 본 발명에 따른 표면 탄성파 장치의 패키지 구조에 관한 제8 실시예를 나타내는 측면 투시도(도 9a) 및 상면 투시도(도 9b)이다. 또한, 도 9b는, 설명을 간단히 하기 위해서, 도 9a의 칩, 밴딩 와이어 및 수지캡을 탑재하기 전의 도면이다.
도 9a 및 도 9b에 도시한 바와 같이, 도 1a 및 도 1b와 비교하여, 본 발명의 제8 실시예에 따른 표면 탄성파 장치의 패키지에서는, 복수의 내측 리드(9)가 칩(1)의 양 측에 배치되어 리드 프레임이 형성된다.
또한, 칩 탑재면(8)의 칩외형(1a) 내에 2개의 칩 리드부(10)가 설치되고, 2개의 칩 리드부(10)는, 일정 거리 떨어져서, 양 측의 복수의 내측 리드(9)가 배열하는 방향으로 배치된다.
2개의 칩 리드부(10)에 관한 2개의 내측 리드(9)가 형성되고, 2개의 칩 리드부(10) 각각은, 수지 베이스(3)로부터 노출된 소정의 면적의 칩 리드부 금속 표면(1Oa)을 갖는다.
이렇게 형성된 내측 리드(9)가 사용된다. 리드 프레임의 구성 이외는, 제1 실시예와 마찬가지이다.
따라서, 본 발명의 제8 실시예에 따르면, 본딩 와이어의 접속 자유도를 증가시키는 것이 가능하게 된다. 이 때문에, 입출력 패턴 사이의 정전 결합 용량이 분산, 감소하고, 또한, 고주파 감쇠 대역의 감쇠량의 향상이 기대될 수 있다. 또한,표면 탄성파 장치의 패키지의 4개 주변부에서 내측 리드(9)를 추출하는 것이 가능하게 된다.
도 10a 및 도 10b는 본 발명에 따른 표면 탄성파 장치의 패키지 구조에 관한 제9 실시예를 나타내는 측면 투시도(도 10a) 및 상면 투시도(도 10b)이다. 또, 도 1Ob는, 설명을 간단히 하기 위해서, 도 1Oa의 칩, 밴딩 와이어 및 수지캡을 탑재하기 전의 도면이다.
도 10a 및 도 10b에 도시한 바와 같이, 본 발명의 제9 실시예에 따르는 표면 탄성파 장치의 패키지는, 도 9의 제8 실시예와, 도 6의 제5 실시예를 합한 변형예이다.
본 성 표면파 장치의 패키지에서는, 2개의 칩 리드부(10)의 칩 리드부 금속 표면(1Oa)은, 리드 프레임의 대각선 상의 모서리에 위치하는 내측 리드(9)의 와이어 리드부(7)의 와이어 리드부 금속 표면(7a)과 본딩 와이어(12)에 의해 전기적으로 접속된다.
이렇게 형성된 내측 리드(9)가 사용된다. 리드 프레임의 구성 이외는, 제1 실시예와 마찬가지이다.
따라서, 본 발명의 제9 실시예에 따르면, 본딩 와이어의 접속 자유도를 증가시키는 것이 가능하게 된다. 이 때문에, 입출력 패턴 사이의 정전 결합 용량이 분산, 감소하고, 또한, 고주파 감쇠 대역의 감쇠량의 향상이 기대할 수 있다. 또한, 표면 탄성파 장치의 패키지의 4개 주변부에서 내측 리드(9)를 추출하는 것이 가능하게 된다.
이상, 제1 내지 제9 실시예에 있어서, 칩(1)의 외부 단자의 전기적 접속을본딩 와이어(4)로써 행하고 있지만, 내측 리드(9)의 배치를 바꿔 플립 칩 공법에 의해 금 볼로써 전기적 접속을 잡는 구조라도 마찬가지의 효과를 얻을 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 칩의 양 측에 배치되는 내측 리드 중, 칩의 전극과 본딩 와이어에 의해 전기적으로 접속하는 와이어 리드부를 수지 베이스로부터 노출시켜 와이어 리드부 금속 표면을 형성하고, 내측 리드 중, 칩으로 부분 커버되는 칩 리드부를 수지 베이스로부터 노출시켜 칩 리드부 금속 표면을 형성하도록 하였기 때문에, 고주파 감쇠 대역에 있어서의 감쇠량을 증가시켜 소형와 및 경량화를 실현할 수 있고, 생산 효율을 향상할 수 있고, 저비용을 실현하는 것이 가능하게 된다.

Claims (14)

  1. 복수의 내측 리드가 형성되어 있는 금속제의 리드 프레임을 포함하며, 상기 리드 프레임이 일체 성형된 수지 베이스에 적어도 하나의 압전 기판을 포함하는 칩이 탑재된 표면 탄성파 장치에 있어서,
    상기 칩의 양 측에 배열된 상기 내측 리드 중, 본딩 와이어를 통해 상기 칩의 전극과 전기적으로 접속되어 있는 와이어 리드부를 상기 수지 베이스로부터 노출시킴으로써 형성된 와이어 리드부 금속 표면과;
    상기 내측 리드 중, 상기 칩으로 부분 커버된 칩 리드부를 상기 수지 베이스로부터 노출시킴으로써 형성된 칩 리드부 금속 표면
    을 포함하는 것을 특징으로 하는 표면 탄성파 장치.
  2. 제1항에 있어서,
    상기 수지 베이스 상에 탑재된 상기 칩의 상면에 중공부가 설치되며, 상기 중공부를 커버하기 위해 상기 수지와 접합되는 수지 캡이 제공되는 것을 특징으로 하는 표면 탄성파 장치.
  3. 제1항에 있어서,
    상기 수지 베이스의 표면 또는 내부에서 상기 내측 리드가 분기되고, 분기되는 상기 내측 리드의 일 측에 상기 와이어 리드부용의 리드부 금속 표면이 설치되고, 다른 측에는 상기 칩 리드용의 칩 리드부 금속 표면이 설치되는 것을 특징으로 하는 표면 탄성파 장치.
  4. 제1항에 있어서,
    상기 칩 리드부와 연관된 상기 내측 리드가 상기 수지 베이스의 표면 또는 내부에서 분기되고, 분기되는 상기 내측 리드에는 상기 와이어 리드에 사용되는 상기 와이어 리드부 금속 표면이 설치되는 것을 특징으로 하는 표면 탄성파 장치.
  5. 제1항에 있어서,
    상기 와이어 리드부 내에서 상기 칩으로 연장되는 도출부를 상기 수지 베이스의 표면 또는 내부에 설치하여 상기 내측 리드를 연장하는 것을 특징으로 하는 표면 탄성파 장치.
  6. 제1항에 있어서,
    상기 칩 리드부 및 상기 적어도 하나의 와이어 리드부가 상기 수지 베이스의 내부에서 상기 본딩 와이어를 통해 전기적으로 접속되는 것을 특징으로 하는 표면 탄성파 장치.
  7. 제3항에 있어서,
    분기 또는 연장된 상기 와이어 리드부와 그 외의 상기 와이어 리드부가 상기수지 베이스 내에서 상기 본딩 와이어를 통해 전기적으로 접속되는 것을 특징으로 하는 표면 탄성파 장치.
  8. 제4항에 있어서,
    상기 분기 또는 연장된 와이어 리드부와 그 이외의 상기 와이어 리드부가 상기 수지 베이스 내에서 상기 본딩 와이어를 통해 전기적으로 접속되는 것을 특징으로 하는 표면 탄성파 장치.
  9. 제5항에 있어서,
    상기 분기 또는 연장된 와이어 리드부와 그 이외의 상기 와이어 리드부가 상기 수지 베이스 내에서 상기 본딩 와이어를 통해 전기적으로 접속되는 것을 특징으로 하는 표면 탄성파 장치.
  10. 제3항에 있어서,
    하나의 상기 칩에 대해 2개의 상기 칩 리드부가 설치되고, 상기 각 칩 리드부용의 상기 칩 리드부 금속 표면들 사이에 일정 간격이 제공되고, 상기 분기된 내측 리드의 일 측에 대해 상기 칩 리드부 금속 표면이 설치되며, 다른 측에 대해서는 상기 와이어 리드부용의 상기 와이어 리드부 금속 표면이 설치되는 것을 특징으로 하는 표면 탄성파 장치.
  11. 제1항에 있어서,
    하나의 상기 칩에 대해 2개의 상기 칩 리드부가 설치되고, 상기 각 칩 리드부용의 상기 칩 리드부 금속 표면들 사이에 일정 간격이 제공되고, 상기 2개의 칩 리드부의 상기 내측 리드가 상기 와이어 리드부의 내측 리드가 배치된 양 측과는 다른 양 측에 배치된 것을 특징으로 하는 표면 탄성파 장치.
  12. 제11항에 있어서,
    2개의 상기 칩 리드부 각각과 상기 와이어 리드부가 상기 수지 베이스의 내부에서 상기 본딩 와이어를 통해 전기적으로 접속되는 것을 특징으로 하는 표면 탄성파 장치.
  13. 제1항에 있어서,
    상기 와이어 리드부와 상기 칩의 전극의 전기적 접속은 플립 칩 프로세스(flip chip process)에 의해 금 볼(golden ball)을 사용하여 수행되는 것을 특징으로 하는 표면 탄성파 장치.
  14. 복수의 내측 리드가 형성되어 있는 금속제의 리드 프레임을 포함하며, 상기 리드 프레임이 일체 성형된 수지 베이스에 적어도 하나의 압전 기판을 포함하는 칩이 탑재된 표면 탄성파 장치를 제조하는 방법에 있어서,
    상기 칩의 양 측에 배열된 상기 내측 리드 중, 본딩 와이어를 통해 상기 칩의 전극과 전기적으로 접속되어 있는 와이어 리드부를 상기 수지 베이스로부터 노출시켜 와이어 리드부 금속 표면을 형성하는 단계와;
    상기 내측 리드 중, 상기 칩으로 부분 커버된 칩 리드부를 상기 수지 베이스로부터 노출시켜 칩 리드부 금속 표면을 형성하는 단계
    를 포함하는 것을 특징으로 하는 표면 탄성파 장치 제조 방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101296667B1 (ko) * 2013-05-15 2013-08-14 엔아이에스컨설턴트 주식회사 탄성파 탐사용 지오폰 보호장치
US8668863B2 (en) 2008-02-26 2014-03-11 Board Of Regents, The University Of Texas System Dendritic macroporous hydrogels prepared by crystal templating
US8946194B2 (en) 2010-10-08 2015-02-03 Board Of Regents, University Of Texas System One-step processing of hydrogels for mechanically robust and chemically desired features
US9095558B2 (en) 2010-10-08 2015-08-04 Board Of Regents, The University Of Texas System Anti-adhesive barrier membrane using alginate and hyaluronic acid for biomedical applications
US10715100B2 (en) 2016-12-05 2020-07-14 Samsung Electro-Mechanics Co., Ltd. Acoustic wave filter device and method of manufacturing the same
US11980700B2 (en) 2017-03-08 2024-05-14 Alafair Biosciences, Inc. Hydrogel medium for the storage and preservation of tissue

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7732914B1 (en) * 2002-09-03 2010-06-08 Mclellan Neil Cavity-type integrated circuit package
JP4124638B2 (ja) * 2002-12-16 2008-07-23 順一 島田 Ｌｅｄ照明システム
JP2004248243A (ja) * 2002-12-19 2004-09-02 Murata Mfg Co Ltd 電子部品およびその製造方法
SG157957A1 (en) * 2003-01-29 2010-01-29 Interplex Qlp Inc Package for integrated circuit die
US7217594B2 (en) * 2003-02-11 2007-05-15 Fairchild Semiconductor Corporation Alternative flip chip in leaded molded package design and method for manufacture
JP2006157872A (ja) * 2004-10-28 2006-06-15 Seiko Instruments Inc 圧電振動子とその製造方法、発振器、電子機器及び電波時計
JP4151706B2 (ja) * 2006-04-25 2008-09-17 エプソントヨコム株式会社 圧電デバイス
JP2008135970A (ja) * 2006-11-28 2008-06-12 Fujitsu Media Device Kk 弾性表面波デバイス
DE102008034372B4 (de) * 2008-07-23 2013-04-18 Msg Lithoglas Ag Verfahren zum Herstellen einer dielektrischen Schicht in einem elektroakustischen Bauelement sowie elektroakustisches Bauelement
JP2010190706A (ja) * 2009-02-18 2010-09-02 Panasonic Corp 慣性力センサ
AT13719U1 (de) * 2013-03-11 2014-07-15 Ctr Carinthian Tech Res Ag Verfahren zur Herstellung eines Sensors und damit hergestellter Sensor
US11411163B2 (en) * 2016-12-30 2022-08-09 Intel Corporation Packaging for ultrasonic transducers

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3539518A1 (de) * 1985-11-07 1987-05-14 Siemens Ag Anschlusselemente, insbesondere anschlussfahnen fuer auf traeger angeordnete umhuellte elektrische bauelemente, bauelementegruppen oder integrierte schaltungen, insbesondere oberflaechenwellenfilter
JPH07101578B2 (ja) 1986-11-19 1995-11-01 田中貴金属工業株式会社 リベツト型電気接点のかしめ金型
IT1221258B (it) * 1988-06-22 1990-06-27 Sgs Thomson Microelectronics Contenitore plastico a cavita' per dispositivi semiconduttore
DE69131784T2 (de) * 1990-07-21 2000-05-18 Mitsui Chemicals, Inc. Halbleiteranordnung mit einer Packung
KR960003853B1 (ko) * 1990-09-10 1996-03-23 후지쓰 가부시끼가이샤 반도체 장치 및 그의 제조방법
JPH0563495A (ja) 1991-08-29 1993-03-12 Toshiba Corp 弾性表面波装置
JPH05144992A (ja) * 1991-11-18 1993-06-11 Mitsubishi Electric Corp 半導体装置およびその製造方法ならびにその製造に使用されるリードフレームおよびその製造方法
JPH06151645A (ja) * 1992-11-11 1994-05-31 Sumitomo Metal Mining Co Ltd 半導体装置及びその製造方法
JPH06188672A (ja) * 1992-12-21 1994-07-08 Toshiba Corp 電子部品装置
US5760526A (en) 1995-04-03 1998-06-02 Motorola, Inc. Plastic encapsulated SAW device
JPH1093383A (ja) 1996-05-15 1998-04-10 Matsushita Electric Ind Co Ltd 弾性表面波デバイス及びその製造方法
WO1998000864A1 (de) * 1996-06-28 1998-01-08 Siemens Aktiengesellschaft Bauelementgehäuse für eine oberflächenmontage eines halbleiter-bauelementes
US5892417A (en) * 1996-12-27 1999-04-06 Motorola Inc. Saw device package and method
KR100237051B1 (ko) * 1996-12-28 2000-01-15 김영환 버텀리드 반도체 패키지 및 그 제조 방법
JP3937265B2 (ja) * 1997-09-29 2007-06-27 エルピーダメモリ株式会社 半導体装置
US5969461A (en) * 1998-04-08 1999-10-19 Cts Corporation Surface acoustic wave device package and method
US6404100B1 (en) * 1999-10-18 2002-06-11 Kabushiki Kaisha Toshiba Surface acoustic wave apparatus and method of manufacturing the same
JP3542311B2 (ja) * 2000-01-28 2004-07-14 株式会社ルネサステクノロジ 半導体装置
US6700061B2 (en) * 2000-10-17 2004-03-02 Murata Manufacturing Co., Ltd. Composite electronic component
JP3974346B2 (ja) * 2001-03-30 2007-09-12 富士通メディアデバイス株式会社 弾性表面波装置
JP4166997B2 (ja) * 2002-03-29 2008-10-15 富士通メディアデバイス株式会社 弾性表面波素子の実装方法及び樹脂封止された弾性表面波素子を有する弾性表面波装置
JP3913700B2 (ja) * 2003-04-08 2007-05-09 富士通メディアデバイス株式会社 弾性表面波デバイス及びその製造方法
JP2004364041A (ja) * 2003-06-05 2004-12-24 Fujitsu Media Device Kk 弾性表面波デバイス及びその製造方法

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10442911B2 (en) 2008-02-26 2019-10-15 Board Of Regents, The University Of Texas System Dendritic macroporous hydrogels prepared by crystal templating
US8728499B2 (en) 2008-02-26 2014-05-20 Board Of Regents, The University Of Texas System Dendritic macroporous hydrogels prepared by crystal templating
US12031008B2 (en) 2008-02-26 2024-07-09 Board Of Regents, The University Of Texas System Dendritic macroporous hydrogels prepared by crystal templating
US10982068B2 (en) 2008-02-26 2021-04-20 Board Of Regents, The University Of Texas System Dendritic macroporous hydrogels prepared by crystal templating
US11760858B2 (en) 2008-02-26 2023-09-19 Board Of Regents, The University Of Texas System Dendritic macroporous hydrogels prepared by crystal templating
US9320827B2 (en) 2008-02-26 2016-04-26 Board Of Regents, The University Of Texas System Dendritic macroporous hydrogels prepared by crystal templating
US8668863B2 (en) 2008-02-26 2014-03-11 Board Of Regents, The University Of Texas System Dendritic macroporous hydrogels prepared by crystal templating
US9896561B2 (en) 2008-02-26 2018-02-20 Board Of Regents, The University Of Texas System Dendritic macroporous hydrogels prepared by crystal templating
US9656001B2 (en) 2010-10-08 2017-05-23 Board Of Regents, The University Of Texas System Anti-adhesive barrier membrane using alginate and hyaluronic acid for biomedical applications
US10314950B2 (en) 2010-10-08 2019-06-11 Board Of Regents, The University Of Texas System Anti-adhesive barrier membrane using alginate and hyaluronic acid for biomedical applications
US10279042B2 (en) 2010-10-08 2019-05-07 Board Of Regents, The University Of Texas System One-step processing of hydrogels for mechanically robust and chemically desired features
US9095558B2 (en) 2010-10-08 2015-08-04 Board Of Regents, The University Of Texas System Anti-adhesive barrier membrane using alginate and hyaluronic acid for biomedical applications
US8946194B2 (en) 2010-10-08 2015-02-03 Board Of Regents, University Of Texas System One-step processing of hydrogels for mechanically robust and chemically desired features
US11058802B2 (en) 2010-10-08 2021-07-13 Board Of Regents, The University Of Texas System Anti-adhesive barrier membrane using alginate and hyaluronic acid for biomedical applications
US11246937B2 (en) 2010-10-08 2022-02-15 Board Of Regents, The University Of Texas System One-step processing of hydrogels for mechanically robust and chemically desired features
US11744926B2 (en) 2010-10-08 2023-09-05 Board Of Regents, The University Of Texas System Anti-adhesive barrier membrane using alginate and hyaluronic acid for biomedical applications
US11857701B2 (en) 2010-10-08 2024-01-02 Board Of Regents, The University Of Texas System Anti-adhesive barrier membrane using alginate and hyaluronic acid for biomedical applications
US11890344B2 (en) 2010-10-08 2024-02-06 Board Of Regents, The University Of Texas System One-step processing of hydrogels for mechanically robust and chemically desired features
KR101296667B1 (ko) * 2013-05-15 2013-08-14 엔아이에스컨설턴트 주식회사 탄성파 탐사용 지오폰 보호장치
US10715100B2 (en) 2016-12-05 2020-07-14 Samsung Electro-Mechanics Co., Ltd. Acoustic wave filter device and method of manufacturing the same
US11980700B2 (en) 2017-03-08 2024-05-14 Alafair Biosciences, Inc. Hydrogel medium for the storage and preservation of tissue

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