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KR20010102254A - 반도체 디바이스 - Google Patents

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KR20010102254A
KR20010102254A KR1020017010523A KR20017010523A KR20010102254A KR 20010102254 A KR20010102254 A KR 20010102254A KR 1020017010523 A KR1020017010523 A KR 1020017010523A KR 20017010523 A KR20017010523 A KR 20017010523A KR 20010102254 A KR20010102254 A KR 20010102254A
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메웨센콘스탄티누스피
루디퀴제아드리아누스더블유
Original Assignee
롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Publication date
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Abstract

본 발명은, 예를 들어, n채널 트랜지스터의 n형인 제 2 도전형 표면 층(3), 및 예를 들어, p형인 제 2 도전형과 반대인 제 1 도전형 기판(2)을 갖는 반도체 본체(1)에 제공되는 고전압 깊은 공핍 트랜지스터에 관한 것이다. 게이트 아래에 반전층 형성을 방지하기 위해, 채널은 생성된 홀을 제거하는 p형 영역(11a, 11b, 11c, 11d)에 의해 상호 분리된 복수의 서브 채널 영역(7a, 7b, 7c, 7d)으로 분할된다. p형 영역은 채널의 전체 두께에 걸쳐 확장되며 기판을 통해 접촉하게 된다. 각 서브 채널 영역은 홀 제거를 개선하기 위해 중간 p형 영역(13)에 의해 더 분할될 수 있다.

Description

반도체 디바이스{SEMICONDUCTOR DEVICE}
흔히 깊은 공핍(deep depletion) MOST 로 언급되는 이러한 트랜지스터는, 예를 들어, 소스 팔로우에 연결되어 있는 동안 높은 공급전압으로부터 더 낮은 전압을 유도하기 위해, 고전압 회로에서 사용될 수 있고, 이러한 더 낮은 전압은 고전압 집적 회로에 흔히 존재하는 저전압부를 위한 공급 전압으로서 사용될 수 있다.
상기한 미국특허로부터 공지된 반도체 디바이스에 있어서, 표면과 인접하는 반도체 층은 p형 실리콘 기판상에 제공되는 n형 에피택셜 실리콘층에 의해 형성된다. 아일랜드(island)는 깊은 공핍 절연 영역에 의해 에피택셜층내에 정의되고, 이 아일랜드에서 소스 및 드레인은, 보다 낮은 도핑 레벨의 n형 채널 영역 및 인접하는 드리프트 영역에 의해 서로 분리되며 n형 영역으로 강하게 도핑되어 형성된다. 산화물층에 의해 채널로부터 분리된 게이트 전극은 채널 층 위에 제공된다.
이러한 트랜지스터에서 소스와 드레인간의 전류는 게이트에서의 전압에 의해 채널에서 유도되는 공핍 영역에 의해 제어된다. 보다 높은 전압에서는, 소수 전하 캐리어(n채널 트랜지스터의 경우, 홀)의 발생에 의해 동작이 방해받을 수 있고, 이것은 게이트 아래에 반전층을 형성하고 채널로부터 게이트를 차폐(screen off)하여, 특히 트랜지스터를 핀치 상태로 더 이상 만들 수 없게 된다. 게이트 아래에서의 반전 발생을 방지하기 위해, 특허 문헌 US-A 4,868,620 는 p형 표면 영역의 형태에서 소수 전하 캐리어의 방전을 제안한다. 차단된 pn 접합 양단에서 홀이 제거되도록 적절한 저전압이 전기적 접속을 통해 이 영역에 인가된다. 이 방전 영역과 밑에 있는 p형 기판간의 핀치스루(pinch-through)를 방지하기 위해, 높게 도핑된 n형 매립층이 에피택셜층과 기판간의 영역 아래에 제공되고, 에피택셜층으로부터 국부적으로 기판을 차폐한다.
이러한 트랜지스터에서 소수 전하 캐리어용 방전을 형성하는 영역은 소스와 드레인간의 전류 경로에 제공되고, 따라서 트랜지스터의 다양한 전기적 특성, 예를 들어, 설계 기술면에서 볼 때 불필요한 저항에 무시하지 못할 정도의 영향을 준다. 또한, 트랜지스터 제조에는 매립층이 존재하기 때문에 에피택셜층의 이용가능성이 필요하며, 이것은, 예를 들어 주입층 형태로 반도체 층을 제공할 수 없거나 제공하는 것이 거의 불가능하다는 것을 의미한다.
발명의 개요
본 발명의 목적은, 그중에서도 특히, 소스와 드레인간의 전류 경로에 위치하지 않는 소수 캐리어용 전하 제거 장치가 제공되는 트랜지스터인 명세서 도입부에서 설명된 종류의 반도체 디바이스를 제공하는 것이다. 또한, 본 발명의 다른 목적은 제조 공정에 있어서 공지된 트랜지스터가 갖는 유연성보다 높은 유연성을 갖는 구성의 트랜지스터를 제공하는 것이다.
본 발명에 따라, 이러한 목적을 위해 명세서 도입부에서 상기한 종류의 반도체 디바이스는, 채널 영역이 제 1 도전형의 표면 영역에 의해 상호 분리된 2개 이상의 서브 영역을 포함하고, 이 표면 영역이 표면으로부터 제 2 도전형 층의 두께에 걸쳐 가로질러 제 1 도전형의 기판까지 확장되는 것을 특징으로 한다. 이 장치에서 소스와 드레인간의 전류 경로는 소수 전하 캐리어용 제거 장치아래에서 형성되지 않지만, 채널 폭으로 분포된 여러 개의 방전 영역의 경우에 2개의 방전 영역간에 또는 그 표면 영역 옆에 형성되어, 채널 저항이 실질적으로 채널 폭에 의해 한정된다. 소수 전하 캐리어용 제거 영역이 동일한 도전형의 기판에 연결되기 때문에, 반도체 본체의 표면과 연결되는 제거 영역을 제공할 필요가 없지만, 소수 전하 캐리어는 기판을 통해 방전될 수 있다. 또한, 소수 전하 캐리어용 제거 영역과 기판간에 매립 차폐 영역을 형성할 필요가 없기에, 반도체 층은 에피택시뿐만 아니라 이온 주입에 의해 형성될 수 있다.
표면 영역에 의해 유도된 측면 공핍 영역이 아닌, 절연 게이트에 의해 유도된 수직 공핍 영역에 의해 핀치 전압이 정의되는 이점을 갖는 실시예는, 채널 영역의 서브 영역이 채널 영역의 두께보다 큰 폭을 갖고, 상기 두께와 비교할 때 매우 큰 폭을 갖기에 트랜지스터는 게이트에 의해 유도된 공핍 영역에 의해 핀치되는 것을 특징으로 한다.
또한, 대체 설계가 사용될 수 있지만, 제 1 도전형의 분할된 표면 영역 및 분할된 채널 영역은, 표면에서 볼 때, 드레인(또는 소스) 주위로 밀폐된 구조를 함께 형성하는 한편, 소스(또는 드레인) 영역은 이 밀폐된 구조 외부에 위치하는 실시예에서 특별한 이점이 얻어진다. 이러한 장치의 바람직한 실시예는, 평면도로 볼 때, 채널 영역은 다각형이며 이 다각형에 의해 밀폐된 반도체 층의 일부는 드레인을 포함하고 다각형 외부에 위치한 반도체 층의 일부는 소스를 포함하는 한편, 제 1 도전형의 다수의 표면 영역은 소수 전하 캐리어 제거용으로 존재하고, 이 표면 영역은 다각형의 코너에 존재하며, 채널 영역의 서브 영역은 다각형의 측면에 위치하는 것을 특징으로 한다. 바람직하게, 다각형은 정다각형이며, 예를 들어, 정사각형이다. 다른 실시예는, 다각형의 측면 각각에 소수 전하 캐리어 제거를 위해 반도체 층의 두께에 걸쳐 가로질러 확장되는 한 개 이상의 표면 영역이 더 제공되는 것을 특징으로 한다.
본 발명은, 반도체 본체의 표면에 인접하며 제 1 도전형과 반대인 제 2 도전형 층이 제공되는 제 1 도전형 기판을 갖는 반도체 본체를 포함하는 공핍형 MOS 트랜지스터를 갖는 반도체 디바이스에 관한 것으로서, 이 층에는 제 2 도전형 소스 영역, 제 2 도전형 드레인 영역, 및 제 2 도전형 내삽(interposed) 채널 영역이 정의되고, 게이트 전극은 내삽 채널 영역 위에 제공되며 절연층에 의해 내삽 채널 영역으로부터 전기적 절연되고, 반도체 본체에는 채널 영역으로부터 소수 전하 캐리어를 제거하기 위해 표면과 인접하며 채널 영역으로 pn 접합을 형성하는 제 1 도전형의 영역이 더 제공된다. 이러한 디바이스는 그중에서도 특히 문헌 US-A 4,868,620 에 공지되어 있다.
본 발명의 이러한 태양 및 다른 태양들은 실시예를 참조하여 아래에 보다 상세히 설명된다. 도면에서,
도 1 은 본 발명에 따른 반도체 디바이스의 평면도.
도 2 는 도 1 의 선(Ⅱ-Ⅱ)을 따라 절취된 반도체 디바이스의 단면도.
도 3 은 도 1 의 선(Ⅲ-Ⅲ)을 따라 절취된 반도체 디바이스의 단면도.
도 4 는 본 발명에 따른 반도체 디바이스의 다른 실시예의 단면도.
도면은 단지 예시적인 것이며 일정한 비율로 도시된 것이 아니다. 또한 도면은 단지 MOS 트랜지스터를 도시하지만, 더 이상의 설명 없이도 도시된 트랜지스터뿐만 아니라 다수의 다른 회로 소자가 동일한 반도체 본체내에 제공될 수 있음은 명백하며, 이 소자들은 그 자체가 이미 공지되어 있으며 통상적인 것이기에 도면에 도시되어 있지 않으며 아래에 상세히 설명하지 않는다.
본 발명의 장치는 이 실시예에서 실리콘으로 제조된 반도체 본체(1)를 포함하지만 다른 적절한 반도체 재료로 제조될 수도 있다. 반도체 본체(1)는 예를 들어, 100 Ωcm 의 비저항을 갖는 제 1 도전형, 이 예에서는 p형인 기판(2)을 포함한다. 예를 들어, 1.5x1015atoms/cm3의 도핑과 10 ㎛ 두께를 갖는 n형 에피택셜 실리콘 층(3)이 기판상에 제공된다. 이 에피택셜 층 대신에, 보다 낮은 도핑 레벨을 갖는 에피택셜 층이 사용될 수 있고, 이때 도핑은 n웰 주입에 의해 국부적으로 개선될 수 있다. p형 매립층(4)은 에피택셜 층(3)과 기판(2)간에 제공된다. p형 매립층(4)은 항상 필요하지는 않지만, p형 매립층(4)이 존재함으로써 보다 나은 전계 분포가 발생하기 때문에 매우 높은 전압에서 이점이 있으며, 이것은 트랜지스터의 항복 전압에 대하여 유리하다. 트랜지스터는 에피택셜 층에 제공되는 높게 도핑된 n형 표면 영역(5, 6)에 의해 형성되는 소스 및 드레인을 포함한다. 이 영역(5, 6)에는 일반적인 방식으로 컨택트가 제공되고, 이 컨택트는도 2 에만 도시되어 있다. 에피택셜 층(3)의 일부에 의해 형성된 채널 영역(7)은 소스와 드레인간에 존재한다. 채널(7)을 통한 전도는 게이트 전극(8)에 인가되는 전압(기판 전압과는 별도)에 의해 제어되며, 상기 게이트 전압은 채널(7)에서 공핍 영역을 유도하고, 이때 이 채널은 완전히 핀치될 수 있다. 이러한 트랜지스터는 흔히 "깊은 공핍 트랜지스터"로 언급된다. 게이트(8)는 이 예에서 약 0.8㎛ 두께의 실리콘 산화물층에 의해 형성되는 게이트 유전체(9)에 의해 채널 영역(7)으로부터 전기적 절연된다. 드리프트 영역(10)은 드레인(6)과 채널(7)간에 존재하며 에피택셜 층(3)의 일부에 의해 형성된다. 드리프트 영역의 길이는 드레인(6)에 인가되는 최대 전압에 의해 결정된다. 이 전압이 700V 인 특정 실시예에서, 드리프트 영역의 길이는 약 70㎛ 이다. 게이트(8)에서의 비교적 낮은 전압으로 이러한 고전압이 인가될 때, 최저 포텐셜을 갖는 위치에서, 채널(7)과 산화물층(9)간의 경계에서 게이트 아래에 홀 반전층이 형성될 수 있다. 이 반전층은 게이트 아래의 채널이 핀치되는 것을 방해할 수 있고, 따라서, 트랜지스터의 정확한 기능을 방해할 수 있다. 인용한 미국특허 US-A 4,868,620 에서 제안된 바와 같이, 반도체 본체의 표면과 인접하는 p형 영역(11)이 n형 에피택셜 층(3)에 제공된다는 점에서 반전층 형성이 방지될 수 있고, 본 발명에 따르면, 상기 p형 영역(11)은 채널 영역(7)옆에 pn 접합을 형성한다. 도 3 을 참조하라. pn 접합(12) 양단에 역 바이어스 전압을 인가함으로써 채널 영역에서 또는 채널 영역 근처에서 생성된 홀이 제거된다. 본 발명에 따르면, 채널 영역(7)은, 도 1 에서 7a, 7b, 7c, 7d 로 표시된 다수의 서브 영역을 포함하고, 이들은 상기 p형 표면 영역(11)의 내삽 영역에 의해 상호 분리된다. 표면 영역(11)의 서브 영역은 도 1 에서 순서대로 11a, 11b, 11c, 11d 로 표시된다.영역(11a, 11b, 11c, 11d)은 두께에 걸쳐 가로질러 p형 기판까지 확장되며 이에 따라 동시에 서브 채널(7a, 7b, 7c, 7d)을 트랜지스터 외부에 위치한 에피택셜 층의 일부로부터 절연시킨다. 서브 영역(11a, 11b, 11c, 11d)은 기판(2)에 도전성 결합되고, 이러한 영역에 별개의 컨택트를 제공할 필요는 없다. 동작하는 동안, 홀은 서브 영역(11a, 11b, 11c, 11d 등) 및 기판(2)을 통해 제거될 수 있고, 이때 보통은 최저 전압이 인가된다. 각 서브 채널(7a, 7b, 등)의 폭은 바람직하게 측면으로 향하는 전계가 게이트 아래의 서브 채널의 전체 폭 또는 실질적으로 전체 폭 이상에 걸쳐 존재하도록 선택되고, 이 전계는 홀을 영역(11)으로 유도한다. 에피택셜 층(3)용으로 선택된 도핑 농도에서, 서브 채널(7a, 7b, 등)의 폭을 약 50㎛ 이하로 선택하는 것은 이점이 있다. 서브 채널(7a, 7b, 등)에 제공될 수 있는 추가 서브 영역(13)의 사용으로 큰 폭이 가능할 수 있다. 이러한 영역(13)은 도 1 및 도 3 에 점선으로 도시된다 (도면을 간단히 표현하기 위해 서브 채널(7)에서만 도시되지만, 채널(7c)과 동일한 폭을 갖는 다른 서브 채널에도 명백히 제공된다). 또한, 영역(13)은 층(3)의 두께에 걸쳐 가로질러 기판(2)까지 확장된다.
트랜지스터 채널은 홀 제거 영역에 의해 측면으로 둘러싸인 다수의 서브 채널로 구성되기 때문에, 소스로부터 드레인으로의 전류는 홀 제거 영역아래에서가 아니라 홀 제거 영역간에 인가되어, 저항 또는 핀치 전압과 같은 트랜지스터 매개변수는 홀 제거 영역의 존재에 의해 영향을 받지 않거나 미미한 정도로 받는다. 트랜지스터는 이러한 목적을 위해 다각형의 특정한 레이아웃으로 구성되고, 이 예에서는 정사각형이며, p형 영역(11a, 11b, 등)에 의해 한정된다. 드레인(6)은 정사각형에 의해 둘러싸인 에피택셜 층(3)의 중심부에 위치한다. 소스는 정사각형 외부에 위치한다. p형 영역(11)은 정사각형의 코너부에 위치하며, 서브 영역(7a, 7b, 7c, 7d)은 정사각형의 측면 상에 위치한다. 또한, p형 영역(11)은 회로의 나머지 부분으로부터 소스(5)를 전기적 절연시키도록 소스 영역(5) 주위로 확장되고, 따라서 전체 트랜지스터가 위치해 있는 전기적 절연 아일랜드를 한정하게 된다.
여기서 설명되는 예에서, 층(3)은 에피택셜 층에 의해 형성되고, 이것은 매립층(4)이 에피택셜 층(3)과 기판(2)간에 국부적으로 형성될 수 있게 한다. 이 층은 기판(2)과 동일한 도전형을 갖지만, 더 높은 도핑 레벨을 갖는다. 그 트랜지스터의 항복 전압은, 공지되어 있듯이, 포텐셜 라인의 보다 나은 분포로 인한 층(4)에 의해 증가한다. 이 트랜지스터는, 이러한 매립층이 필요하지 않은 경우에, 도 4 에 도시된 바와 같이, 에피택시가 아닌 방법에 의해 제조될 수 있다. 도 4 는 제 1 실시예 장치의 수정을 도 3 에 도시된 단면도에 대응하는 단면도로 나타낸다. 도 4 의 트랜지스터의 레이아웃은 도 1 의 레이아웃과 동일한 것으로 가정한다. 도 4 의 실시예는, 반도체 본체의 거의 전체가 p형이고, 소스, 드레인, 채널 영역, 및 드리프트 영역이 형성되는 n형 층이 예를 들어 인 또는 비소 이온의 마스크 주입을 통해 얻어진다는 점에서, 이전의 실시예와 크게 상이하다. 도 4 는 홀 제거 p형 영역(13)에 의해 상호 분리된 3개의 서브 영역으로 차례로 분할된 서브 채널(7)을 나타낸다. 영역(13)은 n 주입동안 재도핑(redoping)되지 않은 p형 반도체 본체의 일부에 의해 또는 추가 p형 주입에 의해 형성되며, 서브 채널(7c)을 측면에서 둘러싸는 p형 영역(11c, 11d)도 그러하다.
본 발명은 여기서 설명된 실시예들에 한정되지 않으며 본 발명의 범위내에서 당업자가 다양하게 수정할 수 있다는 것은 명백하다. 따라서, 예를 들어, 정사각형 또는 다른 정다각형이 아닌 설계가 트랜지스터용으로 사용될 수 있다. 예를 들어, 홀 제거용 p형 영역에 의해 서로 분리된 다수의 병렬 서브 채널로부터 트랜지스터를 구성할 수 있다. 다른 방법으로, 서브 채널은, 예를 들어, 다각형의 코너에 제공될 수 있다. 본 발명은 n채널 트랜지스터 대신에 p채널 트랜지스터에 적용될 수 있고, 이 경우 그 채널은 p형 영역에 의해 형성되며, 소수 전하 캐리어는 전자이고, 전자 제거 영역은 n형 영역이다.

Claims (5)

  1. 반도체 본체의 표면에 인접하는 제 2 도전형 층을 갖는 상기 제 2 도전형과 반대인 제 1 도전형 기판을 갖는 상기 반도체 본체를 포함하는 공핍형 MOS 트랜지스터를 구비하며,
    제 2 도전형의 소스 영역, 제 2 도전형의 드레인 영역, 및 제 2 도전형의 내삽 채널 영역(an interposed channel region)이 상기 층에서 정의되고,
    게이트 전극은 상기 내삽 채널 영역 위에 제공되며, 절연층에 의해 상기 내삽 채널 영역으로부터 전기적 절연되고,
    상기 반도체 본체에는 pn 접합을 형성하며 상기 내삽 채널 영역으로부터 소수 캐리어를 제거하기 위한 상기 표면에 인접하는 제 1 도전형의 영역이 더 제공되는, 반도체 디바이스에 있어서,
    상기 채널 영역은, 상기 표면 영역에 의해 상호 분리되는 2개 이상의 서브 영역을 포함하고,
    상기 표면 영역은 상기 표면으로부터 상기 제 2 도전형 층의 두께에 걸쳐 가로질러 상기 제 1 도전형의 기판까지 확장하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 내삽 채널 영역의 서브 영역은, 상기 내삽 채널 영역의 두께보다 큰 폭을 갖고, 상기 트랜지스터가 상기 게이트에 의해 유도되는 상기 공핍 영역에 의해 핀치되도록 상기 두께와 비교하여 매우 큰 반도체 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    평면도에서 볼 때 상기 내삽 채널 영역은, 다각형에 의해 밀폐되는 상기 반도체 층의 일부가 상기 드레인을 포함하고 상기 다각형 외부에 위치한 상기 반도체 층의 상기 일부가 상기 소스를 포함하는, 다각형 형상이며,
    소수 전하 캐리어를 제거하기 위한 다수의 상기 제 1 도전형의 표면 영역이 존재하며,
    상기 표면 영역은 상기 다각형의 코너에 존재하며,
    상기 내삽 채널 영역의 서브 영역은 상기 다각형의 측면에 위치하는 반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 다각형은 정다각형인 반도체 디바이스.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 다각형의 측면 각각에는, 소수 전하 캐리어를 제거하기 위해 상기 반도체 층의 두께에 걸쳐 가로질러 확장되는 상기 제 1 도전형의 한 개 이상의 표면 영역이 더 제공되는 반도체 디바이스.
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