KR20010096408A - Method of forming metal interconnects - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 119
- 239000002184 metal Substances 0.000 title claims abstract description 119
- 238000000034 method Methods 0.000 title claims abstract description 103
- 239000010410 layer Substances 0.000 claims abstract description 110
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 36
- 239000011229 interlayer Substances 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000000151 deposition Methods 0.000 claims abstract description 24
- 239000000463 material Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 40
- 239000003054 catalyst Substances 0.000 claims description 40
- 239000010949 copper Substances 0.000 claims description 40
- 229910052802 copper Inorganic materials 0.000 claims description 40
- 238000009792 diffusion process Methods 0.000 claims description 21
- 230000004888 barrier function Effects 0.000 claims description 19
- 230000008021 deposition Effects 0.000 claims description 18
- 230000008569 process Effects 0.000 claims description 18
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 claims description 14
- 239000011630 iodine Substances 0.000 claims description 14
- 229910052740 iodine Inorganic materials 0.000 claims description 14
- 239000002994 raw material Substances 0.000 claims description 13
- 239000000126 substance Substances 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 238000011049 filling Methods 0.000 claims description 9
- 238000005498 polishing Methods 0.000 claims description 8
- 238000004544 sputter deposition Methods 0.000 claims description 8
- 150000001875 compounds Chemical class 0.000 claims description 7
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical class C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 claims description 4
- 239000002245 particle Substances 0.000 claims description 4
- VMQMZMRVKUZKQL-UHFFFAOYSA-N Cu+ Chemical compound [Cu+] VMQMZMRVKUZKQL-UHFFFAOYSA-N 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 239000006193 liquid solution Substances 0.000 claims description 3
- 239000007787 solid Substances 0.000 claims description 3
- IZVPWPOCGVNQRM-UHFFFAOYSA-N [I].CC Chemical compound [I].CC IZVPWPOCGVNQRM-UHFFFAOYSA-N 0.000 claims description 2
- PKAUVIXBZJUYRV-UHFFFAOYSA-N methane;hydroiodide Chemical class C.I PKAUVIXBZJUYRV-UHFFFAOYSA-N 0.000 claims description 2
- 230000001070 adhesive effect Effects 0.000 claims 3
- 238000001020 plasma etching Methods 0.000 claims 2
- 238000007517 polishing process Methods 0.000 claims 2
- 239000000853 adhesive Substances 0.000 claims 1
- PNDPGZBMCMUPRI-UHFFFAOYSA-N iodine Chemical compound II PNDPGZBMCMUPRI-UHFFFAOYSA-N 0.000 claims 1
- 238000001465 metallisation Methods 0.000 claims 1
- 230000002265 prevention Effects 0.000 claims 1
- 230000000994 depressogenic effect Effects 0.000 abstract 4
- 238000005234 chemical deposition Methods 0.000 abstract 1
- 238000006243 chemical reaction Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 238000009713 electroplating Methods 0.000 description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- 230000009471 action Effects 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 238000001179 sorption measurement Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- VACOTYNWGUNJNC-UHFFFAOYSA-N ethane;hydroiodide Chemical compound I.CC VACOTYNWGUNJNC-UHFFFAOYSA-N 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 229910052723 transition metal Inorganic materials 0.000 description 2
- 150000003624 transition metals Chemical class 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 description 1
- 229910052794 bromium Inorganic materials 0.000 description 1
- 230000003197 catalytic effect Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 238000011534 incubation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
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Abstract
Description
본 발명은 금속 배선 형성방법에 관한 것으로서, 특히 표면촉매를 도입한 화학증착(chemical vapor deposition)을 이용하여 금속막을 선택적으로 증착시킴으로써 금속 배선을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings, and more particularly, to a method for forming metal wirings by selectively depositing a metal film using chemical vapor deposition using a surface catalyst.
반도체소자의 고집적화에 따라 금속 배선의 최소 선폭은 계속적으로 축소되고 있으며, 이에 따라, 금속 배선의 저항이 커져 RC 지연에 따라 반도체 소자의 동작 속도를 더 빠르게 할 수 없는 것이 문제가 되고 있다. 지금까지 반도체 소자의 금속 배선에 주로 쓰인 알루미늄보다 전기전도성이 높은 구리를 배선 재료로 써서이 문제를 해결할 수 있다.Due to the high integration of semiconductor devices, the minimum line width of the metal wiring is continuously reduced. Accordingly, the resistance of the metal wiring is increased, and thus, the operation speed of the semiconductor device cannot be made faster due to the RC delay. Up to now, this problem can be solved by using copper as a wiring material, which has higher electrical conductivity than aluminum, which is mainly used for metal wiring of semiconductor devices.
구리는 습식 식각(wet etch)할 수 있지만 건식 식각(dry etch)할 수 없기 때문에 알루미늄에 비해 선택적 식각이 어렵다. 따라서, 알루미늄 배선에서처럼 금속막을 기판 전면에 형성한 다음 선택적 식각을 통해 배선에 필요한 부분에만 금속선을 남기는 방법은 구리 배선에 적용할 수 없다. 그 대신 절연막을 형성한 후 식각하여 금속 배선이 필요한 부분에 구멍이나 도랑을 만들고 이 구멍이나 도랑에만 구리를 채워서 금속 배선을 완성할 수 있다. 이 방법을 이른바 상감 또는 다마신(damascene) 또는 인래이(inlay) 공정이라고 부른다. 반도체 기판 전면에 구리막을 형성하고 절연막 위의 금속 배선에 필요 없는 구리를 화학기계적 연마(chemical mechanical planarization) 방법으로 제거하여 구리 배선을 형성하는 방법이 미국 특허 제4,944,836호에 공개되었다.Copper can be wet etched but not dry etched, making it difficult to selectively etch it compared to aluminum. Therefore, the method of forming the metal film on the entire surface of the substrate as in the aluminum wiring and then leaving the metal wire only in the portions necessary for the wiring through selective etching cannot be applied to the copper wiring. Instead, an insulating film is formed and then etched to make holes or trenches in the areas where the metal wiring is needed, and copper is filled only in the holes or trenches to complete the metal wiring. This method is called a damascene or damascene or inlay process. A method of forming a copper wiring by forming a copper film on the entire surface of a semiconductor substrate and removing copper, which is not necessary for metal wiring on the insulating film, by a chemical mechanical planarization method is disclosed in US Pat. No. 4,944,836.
구리 채움 기술로 현재 가장 널리 적용되고 있는 방법은 전기도금법 (electrochemical deposition)이다. 그러나 전기도금법은 전기도금법을 적용하기 전에 전류를 흘릴 수 있는 씨앗층(seed layer)을 다른 방법으로 형성해야 한다는 단점이 있다. 전류가 흐르지 않는 부분에는 전기도금법으로 구리막을 형성할 수 없기 때문에 전기도금법으로는 원하는 부위에만 선택적으로 금속막을 형성할 수 없다. 또한 전기도금법은 수용액을 사용하기 때문에 진공 중에서 반도체 기판을 다루는 물리증착법이나 화학증착법에 비해 전기도금 공정 후 반도체 기판을 매우 깨끗한 물로 여러 번 씻어야 하는 등의 번거로움이 있다.The most widely used method of copper filling technology is electrochemical deposition. However, the electroplating method has a disadvantage in that a seed layer capable of flowing a current must be formed by another method before applying the electroplating method. Since the copper film cannot be formed on the portion where no current flows, the metal film cannot be selectively formed only on a desired portion by the electroplating method. In addition, since the electroplating method uses an aqueous solution, it is cumbersome to wash the semiconductor substrate several times with very clean water after the electroplating process, compared to the physical vapor deposition or chemical vapor deposition, which deal with the semiconductor substrate in vacuum.
스퍼터링법 등의 물리증착법(physical vapor deposition)은 직시형(line ofsight) 증착 특성 때문에 폭에 비해 깊이가 깊은 구멍이나 도랑을 채울 때 구멍이나 도랑을 내부가 채울 때 구멍이나 도랑의 내부가 다 채워지기 전에 구멍이나 도랑의 입구가 닫혀서 내부에 공극(void)이 남는 문제가 있다. 따라서 스퍼터링법으로는 폭이 마이크로미터보다 훨씬 작은 구멍이나 도랑의 내부만을 선택적으로 채우는 것은 불가능하다.Physical vapor deposition, such as sputtering, is a line ofsight deposition property that fills a hole or groove when the hole or groove is deeper than the width, so that the inside of the hole or groove is filled. There is a problem that a void remains inside the opening of the hole or the ditch before. Therefore, sputtering is not possible to selectively fill only the inside of a hole or groove that is much smaller than the micrometer in width.
한편 종래의 화학 기상 증착의 경우에도 절연막 패턴의 요철을 따라 일정한 두께로 금속막이 증착되며 성장하는 경우 구멍 및 도랑의 내부에 측벽에서 자란 금속막이 만나게 되는 영역인 이음새(seem)가 발생하게되며, 이 경우 이음새 부위에서의 미세한 표면 거칠기로 인하여 미소 공극(micro void)의 형성을 억제하기 어려운 점이 있다. 그러나 화학 기상 증착법은 기판의 표면에서 일어나는 화학 반응을 통해 막을 형성하기 때문에 표면에 따라 반응이 달라지는 현상을 이용하면 기판에 노출된 여러 물질 중 특정한 물질의 표면에서만 선택적으로 화학증착을 할 수 있으며, 따라서 기판위의 구멍이나 도랑 같은 영역에서는 화학증착시 측벽에서의 성장을 억제하고 바닥에서부터 일방향으로 금속막의 성장을 이루게 되면, 상기한 미소 공극의 형성도 제거할 수 있게 된다.Meanwhile, even in the case of conventional chemical vapor deposition, a metal film is deposited with a constant thickness along the unevenness of the insulating film pattern, and when grown, a seam, which is a region where the metal film grows on the sidewalls, meets the inside of the hole and the trench. In this case, it is difficult to suppress the formation of micro voids due to the fine surface roughness at the seam. However, the chemical vapor deposition method forms a film through a chemical reaction occurring on the surface of the substrate, so that the reaction varies depending on the surface, so that chemical vapor deposition can be selectively performed only on the surface of a specific material among various materials exposed to the substrate. In regions such as holes and trenches on the substrate, growth of the sidewalls during chemical vapor deposition and growth of the metal film in one direction from the bottom can also eliminate the formation of micropores.
성장하는 막에 묻히지 않고 표면에 계속 남아서 화학증착 속도를 높이는 표면 촉매를 이용하는 구리막 형성 방법이 대한민국 특허출원 제98-53575호에 개시되었다. 이 기술의 화학증착법은 같은 원료를 쓰는 보통의 화학증착법보다 증착 속도가 수십배 빠르고 보통의 화학증착법으로는 구리막이 형성되지 않는 낮은 온도에서도 구리막을 충분히 빠른 속도로 형성할 수 있다. 그리고 이 기술을 응용하여 구멍이나 도랑의 내부를 공극없이 구리막으로 채워 금속 배선을 형성하는 방법이 본 발명자들에 의해 대한민국 특허 출원 제2000-1232호에 개시되었다. 상기 발명에서 구멍이나 도랑과 같은 함몰 부위에서 증착속도가 빠른 이유 중 하나가 함몰 부위에서는 구리막이 성장하면서 기하학적으로 표면적이 감소되므로 상기 부위 구리막 표면에서의 표면촉매 농도가 증가하게 되고 이에 비례하여 증착속도가 증가되는 것이다. 그러나 상기 발명의 경우에서도 구멍이나 도랑이 매우 좁은 경우에는 측벽에서의 성장을 최대한 억제할 필요가 있다. 이는 종횡비가 큰 구멍 또는 도랑에서는 느린 측벽에서의 성장만으로도 바닥에서 성장해오는 구리막이 구멍이나 도랑을 모두 채우기 전에 개구부를 막을 수 있기 때문이다.A method of forming a copper film using a surface catalyst that remains on the surface without being buried in the growing film to increase the rate of chemical vapor deposition is disclosed in Korean Patent Application No. 98-53575. The chemical vapor deposition method of this technique is tens of times faster than the ordinary chemical vapor deposition method using the same raw material, and can form a copper film rapidly enough even at the low temperature where a copper film is not formed by a normal chemical vapor deposition method. In addition, the present invention discloses a method of forming a metal wiring by filling the inside of a hole or a trench with a copper film without voids, and disclosed in Korean Patent Application No. 2000-1232 by the present inventors. In the present invention, one of the reasons why the deposition rate is high in a recessed area such as a hole or a trench is because the surface area is geometrically reduced as the copper film grows in the recessed area, so that the surface catalyst concentration on the surface of the copper film is increased, and the deposition is proportional. The speed is increasing. However, even in the case of the present invention, when the holes and the trenches are very narrow, it is necessary to suppress the growth on the sidewall as much as possible. This is because, in a hole or a ditch with a high aspect ratio, the copper film growing from the bottom may close the opening before filling all the holes or the ditch by only growing on the slow sidewall.
한편 상기한 표면 촉매를 도입하기 위해 기상으로 공급되는 화학 원료는 기판 물질에 따라 서로 다른 흡착 및 분해의 특성을 갖는다. 따라서 상기 표면 촉매의 흡착 및 작용이 촉진되는 물질 영역과 그렇지 않은 물질 영역으로 함께 구성된 기판에서는 금속막의 화학 증착이 선택적으로 이루어지게 된다. 이와같은 표면촉매의 특성을 이용하면, 기판의 영역 및 위치에 따라 성장하는 금속막의 증착속도를 달리할 수 있다. 따라서 본 발명은 화학증착시 상기한 표면 촉매의 특성을 이용하여 구멍내지 도랑에서 공극이나 이음새없이 금속막을 메우는 방법에 관한 것이다. 본 발명은 반도체 소자, LCD 소자 등의 금속 배선을 이루는데 적용할 수 있다.Meanwhile, the chemical raw materials supplied to the gas phase to introduce the surface catalyst have different adsorption and decomposition characteristics depending on the substrate material. Therefore, the chemical vapor deposition of the metal film is selectively performed on the substrate composed of a material region which promotes adsorption and action of the surface catalyst and a material region which is not. By using such characteristics of the surface catalyst, it is possible to vary the deposition rate of the growing metal film according to the region and position of the substrate. Accordingly, the present invention relates to a method of filling a metal film without pores or seams in a hole or a groove by using the above-described characteristics of the surface catalyst during chemical vapor deposition. Industrial Applicability The present invention can be applied to forming metal wirings such as semiconductor devices and LCD devices.
본 발명이 이루고자 하는 기술적 과제는, 대한민국 특허출원 제98-53575호에개시된 바 있는 표면촉매를 이용하여 구멍이나 도랑처럼 원하는 부분에만 금속을 선택적으로 증착하되 측벽에서의 증착을 최대한 억제하여 구멍이나 도랑의 바닥에서부터 금속막을 형성시킴으로써 공극이나 이음새가 없는 금속 배선을 형성하는 방법을 제공하는 것이다.The technical problem to be achieved by the present invention, using the surface catalyst disclosed in the Republic of Korea Patent Application No. 98-53575 to selectively deposit the metal only in the desired portion, such as holes or grooves, while suppressing the deposition on the sidewall to the maximum as possible It is to provide a method for forming a metal wiring without gaps or seamless by forming a metal film from the bottom of the.
도 1a 내지 도 1e는 본 발명의 제1 실시예에 따른 금속 배선 형성 방법을 설명하기 위한 단면도들; 및1A to 1E are cross-sectional views illustrating a method for forming a metal wiring according to a first embodiment of the present invention; And
도 2a 및 도 2b는 본 발명의 제2 실시예에 따른 금속 배선 형성 방법을 설명하기 위한 단면도들이다.2A and 2B are cross-sectional views illustrating a method of forming a metal wiring according to a second embodiment of the present invention.
본 발명에서 이용하는 표면촉매는 대한민국 특허출원 제98-53575호에 개시된 바와 같이 기체 상태로 공급되는 원료를 이용한 금속막의 화학 기상 증착에 있어서, 증착과정 중 형성되는 막에 매몰되지 않고 그 막의 표면으로 이동하여 상기 기체 원료의 표면 증착반응을 계속적으로 촉진하는 촉매 화학종, 예컨데 할로겐족의 아이오딘 또는 브롬 등을 이른다.In the chemical vapor deposition of a metal film using a raw material supplied in a gaseous state as disclosed in Korean Patent Application No. 98-53575, the surface catalyst used in the present invention moves to the surface of the film without being buried in the film formed during the deposition process. This leads to a catalytic species that continuously promotes the surface deposition reaction of the gaseous feedstock, such as halogen iodine or bromine.
상기 아이오딘 표면촉매는 본 발명자들이 조사한 바에 의하면, 아이오딘화에탄(C2H5I)의 형태로 공급될 경우 전이금속 계열의 금속 예컨데 구리막 표면에서는 잘 흡착하여 작용하지만 TaN, SiO2등의 표면에서는 작용하지 않는 것으로 나타났다. 반도체 소자에 금속 배선을 형성함에 있어 최근 구리 배선을 위한 방법으로 기대를 모으고 있는 다마신 공정의 경우 절연막 위에 구멍 또는 도랑과 같은 함몰부를 식각해 내고 상기 식각된 영역에 구리막을 메우는 방식이다. 따라서 상기한 구멍 또는 도랑 같은 구리막을 형성하고자 하는 부분에서 바닥부위에는 표면촉매 흡착 및 작용이 이루어지는 전이 금속 계열의 씨앗층을, 그리고 측벽에는 표면촉매 작용이 일어나지 않는 물질 예컨데 TaN, SiO2등을 노출시키고 표면촉매원료로 처리하여 선택적으로 촉매층을 형성한 후, 보통의 화학 기상 증착법으로 막이 형성되는 온도보다 낮고 촉매가 있는 경우에는 충분한 속도로 화학 기상 증착이 일어나는 온도에서 화학 기상 증착을 수행하면 표면촉매층을 형성한 바닥 부분에서만 구리막을 빠르게 성장시키면서 구멍 및 도랑을 메우는 금속배선을 형성할 수 있다.The iodine surface catalyst has been investigated by the present inventors, when supplied in the form of ethane iodide (C 2 H 5 I) metal of the transition metal-based, for example, it works well adsorbed on the surface of the copper film, but TaN, SiO 2, etc. It did not appear to work on the surface of. In the damascene process, which has recently been expected as a method for copper wiring in forming a metal wiring in a semiconductor device, a recessed portion such as a hole or a trench is etched on the insulating film and a copper film is filled in the etched region. Therefore, the seed layer of the transition metal series having surface catalyst adsorption and action on the bottom portion of the copper layer, such as a hole or groove, and a material on which no surface catalyst action occurs, such as TaN and SiO 2 , are exposed on the bottom portion. After forming the catalyst layer selectively by treating with the surface catalyst raw material, if the chemical vapor deposition is performed at a temperature lower than the temperature at which the film is formed by the usual chemical vapor deposition method and the chemical vapor deposition at a sufficient rate in the presence of the catalyst, the surface catalyst layer It is possible to form the metal wiring filling the holes and the trenches while growing the copper film quickly only in the bottom portion formed.
상기 기술적 과제를 달성하기 위한 본 발명의 제1 실시예에 따른 금속 배선 형성 방법은, 반도체 집적회로의 접촉 구멍(contact hole), 비아 구멍(via hole) 및 도랑(trench)의 배선을 형성하기 위한 것으로 구멍 내지 도랑이 있는 절연막 패턴을 형성하는 단계; 상기 절연막 패턴 위에 전도성 확산 방지막을 형성하는 단계; 상기 전도성 확산방지막 위에 촉매가 흡착하는 씨앗층을 이방성있는 증착을 이용하여 형성하는 단계; 상기 씨앗층에만 표면촉매층을 형성하는 단계; 상기 표면촉매층이 형성된 결과물에 화학증착원료를 공급하여 상기 구멍 내지 도랑내에서 금속막이 바닥에서부터 성장하며 메우는 단계; 상기 구멍 내지 도랑을 메운 금속막만을 남기고 나머지 부분의 금속막을 제거하여 금속막 패턴을 형성하는 단계를 구비한다. 접촉 구멍에 배선을 형성하는 경우에는 절연막 패턴을 형성하는 단계와 전도성 확산 방지막을 형성하는 단계 사이에 접촉 저항을 낮추기 위해 저항성 금속막을 형성하는 단계를 삽입할 수 있다.According to a first aspect of the present invention, there is provided a metal wiring forming method, which includes forming a contact hole, a via hole, and a trench in a semiconductor integrated circuit. Forming a hole-ditched insulating film pattern to be formed; Forming a conductive diffusion barrier on the insulation pattern; Forming a seed layer adsorbed by a catalyst on the conductive diffusion barrier layer using anisotropic deposition; Forming a surface catalyst layer only on the seed layer; Supplying a chemical vapor deposition material to the resultant on which the surface catalyst layer is formed, and filling and growing a metal film from the bottom in the hole or the trench; Forming a metal film pattern by removing only the metal film filling the hole or trench and removing the remaining metal film. When the wiring is formed in the contact hole, a step of forming the resistive metal film may be inserted between the step of forming the insulating film pattern and the step of forming the conductive diffusion barrier film to lower the contact resistance.
이 때, 상기 표면촉매 원료로서 아이오딘 또는 아이오딘을 포함한 화합물, 예컨대 아이오딘화에탄, 아이오딘화메탄, 다이아이오딘화메탄 또는 트라이플루오르화아이오딘화메탄이 사용될 수 있으며, 이 경우 상기 화학 기상 증착 공정의 원료로서 구리(I)-헥사플루오로아세틸아세토네이트-비닐트라이메틸실란을 이용하여 구리 배선을 형성할 수 있다.In this case, as the surface catalyst raw material, iodine or a compound containing iodine such as ethane iodide, iodinated methane, diiodinated methane or trifluorinated iodide methane may be used, in which case the chemical vapor phase Copper wirings can be formed using copper (I) -hexafluoroacetylacetonate-vinyltrimethylsilane as a raw material of the vapor deposition process.
또한, 상기 씨앗층은, 구리, 티타늄, 금, 은, 팔라듐, 텅스텐, 백금 및 알루미늄으로 구성된 금속 군으로부터 선택된 적어도 하나의 재질로 형성시킬 수 있다.In addition, the seed layer may be formed of at least one material selected from the group of metals consisting of copper, titanium, gold, silver, palladium, tungsten, platinum, and aluminum.
본 발명의 제2 실시예는 상기 제1 실시예의 방법을 변형한 것으로서, 상기 씨앗층에 표면촉매층을 형성하기 전에 절연막 패턴 상부의 평탄면에 있는 씨앗층을 제거한다. 따라서, 이 경우 절연막 패턴 상부 평탄면에서의 금속막 형성을 억제할 수 있으므로 이후 과정에서 여분의 금속막을 제거하기 위한 공정을 진행하지 않아도 된다.The second embodiment of the present invention is a modification of the method of the first embodiment, and removes the seed layer on the flat surface above the insulating film pattern before forming the surface catalyst layer on the seed layer. Therefore, in this case, since the formation of the metal film on the planar upper surface of the insulating film pattern can be suppressed, it is not necessary to proceed with the process for removing the excess metal film in the subsequent process.
이하에서, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명한다. 도면의 설명에 있어서 동일 구조는 동일 참조번호를 붙이며 중복을 피하기 위해 반복된 설명은 생략하였다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail. In the description of the drawings, the same structures are denoted by the same reference numerals, and repeated descriptions are omitted to avoid duplication.
도 1a 내지 도 1e는 본 발명의 제1 실시예에 따른 구멍 내지 도랑의 금속 배선 형성방법을 설명하기 위한 단면도들이다.1A to 1E are cross-sectional views illustrating a method of forming a metal wiring in a hole or a trench according to a first embodiment of the present invention.
도 1a는 절연막 패턴 형성을 설명하기 위한 단면도이다. 구체적으로, 기판(101)상의 전면에 층간 절연막을 형성한 후, 사진/식각 공정을 통해 구멍 내지 도랑(A)이 형성된 층간절연막 패턴(103)을 만든다. 구멍(A)이 접촉구멍인 경우에는, 기판(101)은 n형 또는 p형 불순물이 함유된 실리콘 기판일 수 있으며, 구멍이비아 구멍인 경우에는 금속배선패턴이 포함된 하부 절연막일 수 있다. 또한 도면에 도시하지는 않았지만 절연막과 절연막 사이에는 금속의 확산을 막고 식각 멈춤(etch stop) 위치로 적용하기 위한 비전도성 확산방지막, 예를 들어 구리 배선의 경우 질화 규소막을 형성하고 식각하여 비아 구멍 내지 도랑을 형성할 수도 있다.1A is a cross-sectional view for explaining the formation of an insulating film pattern. Specifically, after the interlayer insulating film is formed on the entire surface of the substrate 101, an interlayer insulating film pattern 103 having holes or trenches A is formed through a photo / etching process. When the hole A is a contact hole, the substrate 101 may be a silicon substrate containing n-type or p-type impurities, and when the hole is a via hole, the substrate 101 may be a lower insulating film including a metal wiring pattern. In addition, although not shown in the drawings, a non-conductive diffusion barrier layer for preventing diffusion of metal and applying it to an etch stop position, for example, in the case of copper wiring, forms a silicon nitride film and etches it through via holes or trenches. May be formed.
도 1b는 전도성 확산방지막(105)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 배선 금속이 기판이나, 절연막을 통해 확산되지 못하도록 확산방지막(105)을 스퍼터링, 화학기상증착 및 원자층 증착(atomic layer deposition)과 같은 방법을 통해 형성한다. 상기한 확산방지막은 표면촉매가 작용하여 금속막을 성장시키지 않거나 금속막 성장에 필요한 잠복시간(incubation time)이 충분히 긴 물질 예컨데, TaN, TiN 등을 사용하는 것이 바람직하며, 일반적인 전도성 확산방지막에 입계를 산화물로 채운(stuffing)것일 수도 있다. 또한 확산방지막의 두께는 절연막 패턴의 요철형태를 따라서 일정한 두께가 되도록 하는 것이 바람직하다. 한편 도면에 나타내지는 않았지만 함몰부가 접촉 구멍일 경우에는 접촉 저항을 낮추고 오믹 접촉(ohmic contact)을 이루기 위해 저항성 금속막(ohmic metal layer), 예컨데 Ti, Co 등의 금속막을 확산방지막을 형성하기에 앞서서 먼저 형성한다. 상기 저항성 금속막은 차후 열처리 수행 과정에서 불순물층의 실리콘과의 반응을 통해 계면에서 실리사이드를 형성하도록 하는 것이 바람직하다.1B is a cross-sectional view for explaining a step of forming a conductive diffusion barrier 105. Specifically, the diffusion barrier 105 is formed by a method such as sputtering, chemical vapor deposition, and atomic layer deposition to prevent the wiring metal from diffusing through the substrate or the insulating film. The diffusion barrier layer is a material that does not grow a metal layer due to the action of a surface catalyst or a sufficiently long incubation time required for the growth of the metal layer. For example, it is preferable to use TaN, TiN, and the like. It may be stuffing with oxides. In addition, the thickness of the diffusion barrier layer is preferably to be a constant thickness along the irregularities of the insulating film pattern. Although not shown in the drawing, when the depression is a contact hole, an ohmic metal layer, for example, a metal film such as Ti and Co, is formed prior to forming a diffusion barrier to lower contact resistance and make ohmic contact. Form first. The resistive metal film may be formed to form silicide at an interface through a reaction with silicon of an impurity layer in a subsequent heat treatment process.
도 1c는 씨앗층을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 산화물 등으로 이루어진 절연막 패턴(103)의 상부 평탄면상의 씨앗층(107)과구멍(A) 내부 바닥면상의 씨앗층(107a)을 수에서 수백 Å 범위의 적절히 얇은 두께로 형성한다. 이때 씨앗층의 증착은 콜리메이터(collimator)가 장착된 스퍼터링 장치 등을 이용하여 증착 원자들의 직진성을 높임으로써 구멍 내지 도랑(A)의 내부 측벽에는 씨앗층이 거의 증착되지 않게 하여 연속된 씨앗층이 형성되지 못하도록 한다. 필요에 따라서는 구멍 내지 도랑의 폭이 구멍깊이가 깊어짐에 따라 아주 조금씩 넓어지도록 식각하면 상기한 측벽에서의 씨앗층 형성을 보다 더 억제할 수 있다. 또한 측벽에서의 씨앗층의 증착을 최대한 억제하기 위해서는 다음과 같은 방법을 택할 수도 있다. 우선 상기 설명한 바와 같이 이방성(anisotropy) 증착에 의해 씨앗층을 형성하고, 상기 결과물의 측벽에 형성된 두께 만큼이 다시 제거될 수 있도록 이를 등방성(isotropic) 이온 식각한다. 그리고 이와같은 과정을 수차례 반복하면 원하는 두께 만큼의 씨앗층을 측벽에의 증착없이 형성할 수 있다.1C is a cross-sectional view for explaining a step of forming a seed layer. Specifically, the seed layer 107 on the upper flat surface of the insulating film pattern 103 made of oxide or the like and the seed layer 107a on the inner bottom surface of the hole A are formed to have an appropriate thin thickness in the range of several hundreds of micrometers. At this time, the seed layer is deposited by using a sputtering device equipped with a collimator to increase the straightness of the deposition atoms, so that the seed layer is hardly deposited on the inner sidewall of the hole or the trench A so that a continuous seed layer is formed. Don't let that happen. If necessary, by etching the width of the hole or the trench so that the width of the hole or the groove becomes slightly wider as the hole depth deepens, the seed layer formation on the sidewall can be further suppressed. In addition, in order to suppress deposition of the seed layer on the sidewall as much as possible, the following method may be taken. First, as described above, the seed layer is formed by anisotropy deposition, and isotropic ion etching is performed so that the thickness of the seed layer may be removed by the thickness formed on the sidewall of the resultant. By repeating this process several times, a seed layer having a desired thickness can be formed without deposition on the sidewalls.
씨앗층(107 및 107a)은 배선 금속의 화학 증착 속도를 높이는 표면촉매층이 형성될 수 있는 금속, 예컨데 구리, 티타늄, 금, 은, 팔라듐, 텅스텐, 백금, 또는 알루미늄으로 이루어지거나, 적어도 이들 중의 어느 하나를 포함하는 합금으로 이루어져도 무방하다.The seed layers 107 and 107a are made of a metal, for example copper, titanium, gold, silver, palladium, tungsten, platinum, or aluminum, or at least any of which may form a surface catalyst layer which speeds up the chemical vapor deposition of the wiring metal. It may consist of an alloy containing one.
도 1d는 씨앗층을 촉매원료를 처리하고 금속막(109)을 형성하는 단계를 설명하기 위한 단면도이다. 상기 씨앗층이 형성된 결과물 상에 표면촉매원료, 예를 들어 후술할 배선금속이 구리의 경우에는 아이오딘화에탄 등의 촉매원료로 처리한다. 상기 표면촉매원료처리는 화학 기상 증착과 동일한 방법을 이용하여 수행될 수 있다. 도면에 나타내지는 않았지만 표면촉매는 씨앗층에만 보다 많이 흡착되어 형성되며, 확산방지막이 드러나는 측벽에는 상대적으로 표면촉매가 흡착하지 않거나 흡착하더라도 작용하지 않게 된다. 계속해서, 화학증착원료가 스스로 분해하는 온도보다는 낮고 표면촉매가 있는 경우에만 충분한 속도로 화학증착 반응이 일어나는 온도 범위에서, 표면촉매층이 형성된 상기 결과물에 배선 금속의 화학증착원료, 예를 들어 구리 배선의 경우 구리(I)-헥사플루오로아세틸아세토네이트-비닐트라이메틸실란을 공급하여 씨앗층(107 및 107a)에만 선택적으로 금속막을 형성한다. 이 경우 접촉 구멍 측벽에서의 금속막의 성장을 최대한 억제할 수 있게되어 금속막의 형성을 바닥쪽에서부터 윗쪽으로 성장시키면서 이룰 수 있게 되며, 따라서 좁은 구멍 크기의 경우에도 공극이나 이음새 없이 금속막을 채울 수 있게된다. 또한 측벽이 표면촉매원료가 흡착은 되지만 표면촉매로 작용하지는 않게 하는 재질로 구성된 경우에는 함몰부내 바닥 씨앗층(107a)에서의 금속막의 성장속도가 성장에 따라 더욱 커지게 되는데, 이는 측벽에 흡착만 되어있던 표면촉매원료가 성장하는 금속막 표면에 흡수되어 표면촉매의 농도를 증가시키기 때문이다. 따라서 함몰부의 금속막 성장속도가 절연막 상단 평탄면에 존재하는 씨앗층(107)에서의 성장속도보다 상대적으로 커지게 되며 따라서 일정두께까지 증착하는 동안 구멍내에서 자라난 금속막이 그 외 영역에서 자란 금속막과 거의 높이를 맞추게 된다. 한편 금속막 형성 후 금속막과 확산방지막과의 접착특성을 향상시키기 위해 열처리(annealing)를 수행하는 과정을 더 할 수 있다.FIG. 1D is a cross-sectional view illustrating a process of treating a seed material with a catalyst material and forming a metal film 109. If the surface catalyst material, for example, the wiring metal to be described later, is copper on the resultant formed seed layer, it is treated with a catalyst raw material such as iodine ethane. The surface catalyst raw material treatment may be performed using the same method as chemical vapor deposition. Although not shown in the drawings, the surface catalyst is formed by being more adsorbed only on the seed layer, and the surface catalyst is relatively inactive or does not work even when the diffusion barrier is exposed. Subsequently, in the temperature range where the chemical vapor deposition reaction is lower than the temperature at which the chemical vapor deposition material decomposes itself and the chemical vapor deposition reaction occurs at a sufficient rate only if there is a surface catalyst, the chemical vapor deposition material of the wiring metal, for example, copper wiring, is formed on the resultant surface catalyst layer. In this case, copper (I) -hexafluoroacetylacetonate-vinyltrimethylsilane is supplied to selectively form a metal film only on the seed layers 107 and 107a. In this case, the growth of the metal film on the contact hole sidewall can be suppressed as much as possible, so that the formation of the metal film can be achieved while growing from the bottom to the top, so that the metal film can be filled without voids or seams even in the case of narrow hole sizes. . In addition, when the side wall is composed of a material that is absorbed by the surface catalyst material but does not act as a surface catalyst, the growth rate of the metal film in the bottom seed layer 107a in the depression becomes larger as it grows. This is because the surface catalyst raw material is absorbed by the growing metal film surface to increase the concentration of the surface catalyst. Therefore, the growth rate of the metal film in the recess is relatively higher than the growth rate in the seed layer 107 existing on the planar top surface of the recess, so that the metal film grown in the hole during the deposition up to a certain thickness is grown in other regions. It is almost level with the act. Meanwhile, after forming the metal film, a process of performing annealing may be further performed to improve the adhesion property between the metal film and the diffusion barrier film.
도 1e는 기판 위에 금속막 패턴(109a)을 형성하는 단계를 설명하기 위한 단면도이다. 도 1d와 같이 형성된 금속막을 화학 기계적 연마 공정(chemicalmechanical polishing, CMP)을 통해 구멍 내부에만 금속막이 남도록 여분의 금속막을 제거함으로써 금속막 패턴(109a)을 통한 금속배선을 형성한다.1E is a cross-sectional view for describing a step of forming a metal film pattern 109a on a substrate. The metal film formed through the metal film pattern 109a is formed by removing the extra metal film so that the metal film remains only inside the hole through the chemical mechanical polishing (CMP) process.
도 2a 및 도 2b는 본 발명의 제2 실시예에 따른 금속 배선 형성 방법을 설명하기 위한 단면도들이다. 제2 실시예의 방법은, 상기한 도 1a 내지 도 1c에 설명된 과정을 동일하게 진행한 후, 도 1c의 씨앗층(107 및 107a)이 형성된 결과물에서 절연막 상부 평탄면에 존재하는 씨앗층(107)과 확산방지막(105)을 미리 제거하여, 도 2a에 도시한 바와 같이 구멍(A)의 내면을 둘러싸는 확산방지막 패턴(105a)과 그 내부 바닥면상의 씨앗층(107a)만을 남긴다. 이 경우 절연막 상부 평탄면에서의 금속막 형성을 억제할 수 있으므로 이 후 과정에서 여분의 금속막을 제거하기 위한 화학 기계적 연마 공정을 생략할 수 있게 된다. 절연막 상부 평탄면의 씨앗층(107)과 확산방지막을 제거함에 있어 화학 기계적 연마 등의 방법을 이용할 경우 구멍이나 도랑의 내부가 연마 입자로 오염되는 것을 막으려면 고체 입자가 들어 있지 않은 액체 용액을 사용하는 화학기계적 연마(slurryless CMP) 방법을 사용하는 것이 바람직하다.2A and 2B are cross-sectional views illustrating a method of forming a metal wiring according to a second embodiment of the present invention. In the method of the second embodiment, after the same process described in FIGS. 1A to 1C is performed in the same manner, the seed layer 107 existing on the planar upper surface of the insulating film in the resultant in which the seed layers 107 and 107a of FIG. 1C are formed. ) And the diffusion barrier film 105 in advance, leaving only the diffusion barrier pattern 105a surrounding the inner surface of the hole A and the seed layer 107a on its inner bottom surface as shown in FIG. 2A. In this case, since the formation of the metal film on the planar upper surface of the insulating film can be suppressed, the chemical mechanical polishing step for removing the extra metal film can be omitted in the subsequent process. When removing the seed layer 107 and the diffusion barrier on the upper surface of the insulating film using a method such as chemical mechanical polishing, a liquid solution containing no solid particles is used to prevent contamination of the inside of the hole or groove with the abrasive particles. It is preferable to use a chemical mechanical polishing (slurryless CMP) method.
이어서, 구멍 내부 바닥면상의 씨앗층(107a)을 표면촉매원료로 처리하고, 도 1d의 설명과 마찬가지 방법으로 금속막을 형성하여 구멍을 메워, 도 2b에 도시된 구조를 완성한다.Subsequently, the seed layer 107a on the inner bottom surface of the hole is treated with a surface catalyst material, a metal film is formed in the same manner as described in FIG. 1D to fill the hole, and the structure shown in FIG. 2B is completed.
상술한 바와 같은 본 발명에 따른 금속 배선 형성방법에 의하면, 구멍이나도랑의 내부 등과 같이 원하는 부분에만 금속을 선택적으로 증착 시킬 수 있으며, 구멍이나 도랑의 내부 바닥에서부터 금속막이 형성됨에 따라 공극이나 이음새가 없는 금속 배선을 이룰 수 있다.According to the metal wiring forming method according to the present invention as described above, the metal can be selectively deposited only on the desired portion, such as the hole or the inside of the trench, and as the metal film is formed from the inner bottom of the hole or the trench, voids or seams are formed. Metal wiring can be achieved.
본 발명은 상기 실시예들에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.
Claims (40)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/KR2001/000605 WO2001078123A1 (en) | 2000-04-11 | 2001-04-11 | Method of forming metal interconnects |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20000018804 | 2000-04-11 | ||
| KR1020000018804 | 2000-04-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010096408A true KR20010096408A (en) | 2001-11-07 |
Family
ID=19663284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000026640A KR20010096408A (en) | 2000-04-11 | 2000-05-18 | Method of forming metal interconnects |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010096408A (en) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100383759B1 (en) * | 2000-06-15 | 2003-05-14 | 주식회사 하이닉스반도체 | Method of forming a copper metal wiring in a semiconductor drvice |
| WO2003056612A1 (en) * | 2001-12-28 | 2003-07-10 | Genitech Co., Ltd. | Method of forming copper interconnections for semiconductor integrated circuits on a substrate |
| KR100404941B1 (en) * | 2000-06-20 | 2003-11-07 | 주식회사 하이닉스반도체 | Method of forming a metal wiring in a semiconductor device |
| KR100404942B1 (en) * | 2000-06-20 | 2003-11-07 | 주식회사 하이닉스반도체 | Method of forming a metal wiring in a semiconductor device |
| KR100407678B1 (en) * | 2000-06-15 | 2003-12-01 | 주식회사 하이닉스반도체 | Method of forming a copper metal wiring in a semiconductor device |
| KR100407679B1 (en) * | 2000-06-15 | 2003-12-01 | 주식회사 하이닉스반도체 | Method of forming a copper wiring in a semiconductor device |
| KR100447234B1 (en) * | 2001-12-28 | 2004-09-04 | 주식회사 하이닉스반도체 | Method for forming interconnect structures of semiconductor device |
| KR100671610B1 (en) * | 2000-10-26 | 2007-01-18 | 주식회사 하이닉스반도체 | Method of forming a metal wiring in a semiconductor device |
| US9587307B2 (en) | 2005-03-15 | 2017-03-07 | Asm International N.V. | Enhanced deposition of noble metals |
| US9607842B1 (en) | 2015-10-02 | 2017-03-28 | Asm Ip Holding B.V. | Methods of forming metal silicides |
| US9634106B2 (en) | 2008-12-19 | 2017-04-25 | Asm International N.V. | Doped metal germanide and methods for making the same |
| US10269629B2 (en) | 2016-09-05 | 2019-04-23 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US10553440B2 (en) | 2008-12-19 | 2020-02-04 | Asm International N.V. | Methods for depositing nickel films and for making nickel silicide and nickel germanide |
| US10861701B2 (en) | 2015-06-29 | 2020-12-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
2000
- 2000-05-18 KR KR1020000026640A patent/KR20010096408A/en not_active Application Discontinuation
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100383759B1 (en) * | 2000-06-15 | 2003-05-14 | 주식회사 하이닉스반도체 | Method of forming a copper metal wiring in a semiconductor drvice |
| KR100407678B1 (en) * | 2000-06-15 | 2003-12-01 | 주식회사 하이닉스반도체 | Method of forming a copper metal wiring in a semiconductor device |
| KR100407679B1 (en) * | 2000-06-15 | 2003-12-01 | 주식회사 하이닉스반도체 | Method of forming a copper wiring in a semiconductor device |
| KR100404941B1 (en) * | 2000-06-20 | 2003-11-07 | 주식회사 하이닉스반도체 | Method of forming a metal wiring in a semiconductor device |
| KR100404942B1 (en) * | 2000-06-20 | 2003-11-07 | 주식회사 하이닉스반도체 | Method of forming a metal wiring in a semiconductor device |
| KR100671610B1 (en) * | 2000-10-26 | 2007-01-18 | 주식회사 하이닉스반도체 | Method of forming a metal wiring in a semiconductor device |
| WO2003056612A1 (en) * | 2001-12-28 | 2003-07-10 | Genitech Co., Ltd. | Method of forming copper interconnections for semiconductor integrated circuits on a substrate |
| KR100447234B1 (en) * | 2001-12-28 | 2004-09-04 | 주식회사 하이닉스반도체 | Method for forming interconnect structures of semiconductor device |
| US9587307B2 (en) | 2005-03-15 | 2017-03-07 | Asm International N.V. | Enhanced deposition of noble metals |
| US9634106B2 (en) | 2008-12-19 | 2017-04-25 | Asm International N.V. | Doped metal germanide and methods for making the same |
| US10553440B2 (en) | 2008-12-19 | 2020-02-04 | Asm International N.V. | Methods for depositing nickel films and for making nickel silicide and nickel germanide |
| US10043880B2 (en) | 2011-04-22 | 2018-08-07 | Asm International N.V. | Metal silicide, metal germanide, methods for making the same |
| US10861701B2 (en) | 2015-06-29 | 2020-12-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10957545B2 (en) | 2015-06-29 | 2021-03-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for manufacturing semiconductor device |
| US9607842B1 (en) | 2015-10-02 | 2017-03-28 | Asm Ip Holding B.V. | Methods of forming metal silicides |
| US10199234B2 (en) | 2015-10-02 | 2019-02-05 | Asm Ip Holding B.V. | Methods of forming metal silicides |
| US10269629B2 (en) | 2016-09-05 | 2019-04-23 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
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