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KR20010070467A - 포토레지스트 마스크내의 현상관련 결함을 제거하는 방법및 이에 이용되는 청정 트랙 시스템 - Google Patents

포토레지스트 마스크내의 현상관련 결함을 제거하는 방법및 이에 이용되는 청정 트랙 시스템 Download PDF

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KR20010070467A
KR20010070467A KR1020010000986A KR20010000986A KR20010070467A KR 20010070467 A KR20010070467 A KR 20010070467A KR 1020010000986 A KR1020010000986 A KR 1020010000986A KR 20010000986 A KR20010000986 A KR 20010000986A KR 20010070467 A KR20010070467 A KR 20010070467A
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KR
South Korea
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temperature
wafer
development
semiconductor wafer
defects
Prior art date
Application number
KR1020010000986A
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English (en)
Inventor
보우렌거캐롤라인
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 포만 제프리 엘
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Abstract

본 발명에서는 현상관련 결함(development related defects)인 폴리머 블롭(polymer blobs)이 패터닝된 포토레지스트 마스크(patterned photoresist mask)내에서 본 발명에 따른 두 가지 상이한 방식으로 현상 단계에서 수행된 웨이퍼의 열처리에 의해서 실질적으로 제거된다. 제 1 방법에서는 현상이 표준 방식으로 수행된 후에 웨이퍼는 140℃의 온도로 가열되며, 냉각되기 전에 실온(room temperature)에서 탈이온수(deionized water(DIW))로 세정(rinsing)된다. 제 2 방법에서는 웨이퍼는 표준 방식으로 현상되나 22℃의 DIW대신에 60℃의 DIW로 세정되거나, 표준 방식의 현상후에 부가적인 60℃의 세정 단계가 추가된다.

Description

포토레지스트 마스크내의 현상관련 결함을 제거하는 방법 및 이에 이용되는 청정 트랙 시스템{METHOD FOR ELIMINATING DEVELOPMENT RELATED DEFECTS IN PHOTORESIST MASKS}
본 발명은 반도체 집적 회로(IC)의 제조에 관한 것으로, 보다 구체적으로는, 포토리소그래피 프로세스(photolithography process)의 마지막 단계에서의 포토레지스트 마스크(photoresist mask)내의 폴리머 블롭(polymer bolb)이라고 불리는 현상관련 결함(development related defects)을 제거하는 방법에 관한 것이다.
다이내믹 랜덤 액세스 메모리 칩(Dynamic Random Access(DRAM) chip)과 같은 반도체 집적 회로의 제조에 있어서, 이후에 CB 콘택트(CB contact)라고 불리는 폴리실리콘 비경계 콘택트(polysilicon borderless contact)는 디바이스(device)를 금속(metallurgy)(M0)의 제 1 레벨에 연결하는 데에, 예를 들면 절연 게이트 전계 효과 트랜지스터(Insulated Gate Field Effect Transistor(IGFET))의 소스 영역 및 게이트 도전체에 상호접속하는 데에 광범위하게 이용된다. 통상적인 DRAM 칩에 있어서, 각각의 기본 메모리 셀은 IGFET 및 이와 관련된 깊은 트렌치(a deep trench)내에 형성된 캐패시터(capacitor)를 포함한다.
통상적인 CB 콘택트 홀 형성 프로세스(CB contact hole formation process)에서의 필수적인 단계들은 도면(1a-1d)을 참조함으로써 간결히 서술될 것이다. 이러한 단계들을 완료한 후에, CB 콘택트 홀이 형성되어 도전성 물질로 채워져 소위 CB 콘택트를 생성한다.
도 1a는 CB 콘택트 홀 형성 프로세스의 초기 단계에서의 웨이퍼(wafer)의 일부인 종래 기술의 반도체 구조물(10)을 도시한다. 구조물(10)은 그 안에 형성된 확산 영역 및 그 위에 형성된 다수의 게이트 도전체 스택(gate conductor stacks)(12)을 가지는 실리콘 기판(silicon substrate)(11)을 포함한다. 게이트 도전체 스택은 SiO2/도핑된 폴리실리콘/텅스텐 실리사이드의 복합 구조물(a composite SiO2/doped polysilicon/tungsten silicide structure)을 포함한다.
도 1b에서, 구조물(10)은 그 상부에 보로-포스포-실리케이트-유리(boro-phospho-silicate-glass(BPSG))층(13) 및 테쓰라-에틸-오르쏘-실리케이트(tetra-ethyl-ortho-silicate(TEOS))산화물층(14)으로 피복된다. 이러한 층들은 표준 방식의 LPCVD에 의해서 구조물(10)상에 부합적으로 증착된다. 도 1b에서 명백하듯이, 구조물(10)은 실질적으로 평탄한 표면을 가진다.
이제 통상적인 깊은 UV(deep UV(DUV)) 포토리소그래피 프로세스를 이용하여 CB 콘택트 홀이 형성된다. 이러한 목적에서, 웨이퍼는 청정 트랙 시스템(a clean track system) 및 DUV 노출 툴(a DUV exposure tool)를 포함하여 일괄 작동(a fully clusterized operation)을 가능케하는 장치내에 배치된다. 예를 들면, 청정 트랙 시스템은 일본 도쿄에 소재하는 TEL(Tokyo Electron Limited)사에 의해서 제조된 ACT8 툴이며, DUV 노출 툴은 미국 코넷티컷 윌톤에 소재하는 SVG(Silicon Valley Group)사에 의해서 제조된 Micrascan 3 스캐너(scanner)이다.
도 1c에서, 구조물(10)은 먼저 90nm 두께의 유기(organic) 기저부 반사 방지 피복(Bottom Anti-Reflective Coating(BARC))층(15)으로 피복된 다음, 625nm 두께의 DUV 포토레지스트 물질층(16)으로 피복된다. 증착후에, 포토레지스트층(16)은 베이킹(baking)되며 노출되어 다시 베이킹된 후에 표준 방식으로 증착되어 이후에 간편성을 위하여 여전히 16으로 참조되는 CB 마스크라고 불리는 패턴층을 남긴다. 이러한 CB 마스크(16)의 목적은 금속(metallurgy)의 제 1 레벨에서의 CB 콘택트의 위치를 규정하는 것이다.
미국 메인주 말보루에 소재하는 SHIPLEY USA사에 의해서 공급된 AR3 900을 참조한 BARC 물질 및 일본 요카이치(Yokkaichi)에 소재하는 JSR Electronics사에 의해서 공급된 KrF M20G 또는 SHIPLEY USA사에 의해서 공급된 UV80과 같은 DUV 포토레지스트는 모든 점에 있어서 적합하다. 포토레지스트 현상 프로세스동안에 웨이퍼가 공급되는 상이한 단계의 필수 프로세스 요소는 아래에 주어진다. 이러한 모든 단계는 ACT8 툴내에서 수행된다.
1. BARC층 : 피복후에 60초동안 225℃의 온도에서 베이킹(baking)한후에 60초동안 22℃의 온도까지 냉각한다.
2. 레지스트 층(Resist layer) : 피복후에 90초동안 140℃의 온도에서 도포후 베이킹(post apply baking(PAB))한후에 60초동안 22℃의 온도까지 냉각한다.
3. 노출후 베이킹(Post exposure baking(PEB)) : 90초동안 140℃의 온도에서 베이킹후에 60초동안 22℃의 온도에서 냉각한다.
4. 현상 : 22℃에서 H 노즐(nozzle)로 분사되는 계면활성화된(surfacted) TMAH 0,263N을 이용하여 4개의 부단계(sub-steps)에서 수행된다.
a) 50초 동안 현상기 퍼들 형성(developer puddle formation),
b) 현상기 리플레쉬(PDD : 현상후 분사(post development dispense)),
c) 22℃ 탈이온수(DIW)로 세정,
d) 스핀 회전(spin rotation)에 의한 건조.
CB 마스크(16)가 규정된 이후에, 상기 CB 마스크(16)에 의해서 보호되지 않은 위치에서 층(13,14)을 에칭하여 CB 콘택트 홀(CB contact hole)(17)을 생성함으로써 프로세스는 계속된다. 이러한 CB 콘택트 홀 형성 프로세스의 마지막 단계에서의 결과 구조물은 도 1d에 도시되어있다. 이제 CB 콘택트가 제조된다. 도핑된 폴리실리콘층(doped polysilicon)이 구조물(10)상에 부합적으로 증착되어 CB 콘택트 홀(17)을 초과하여 채운다. 다음으로, 도핑된 폴리실리콘은 TEOS층(14) 표면에 도달할 때까지 플라즈마(plasma)내에서 에칭되며, 에칭은 계속되어 이후에 금속으로 충진될 폴리실리콘 충진부내에 리세스(CB recess)를 생성하여 워드라인(word line)에 대하여 원하는 M0 금속 랜드(M0 metal land)를 생성한다.
포토리소그래피 프로세스 자체에 기인하여 첨가된 결함 또는 오염을 제어하기 위하여, 포토리소그래피 프로세스의 종료후에 즉시 미국 캘리포니아 샌호세에 소재하는 KLA-TENCOR사에 의해서 제조된 툴인 TENCOR AIT와 같은 결함 검사 장치를 이용한 패터닝된 모니터 웨이퍼(patterned monotor wafer)에 대한 검사가 통상적으로 행해진다. 전체 혹은 부분 웨이퍼 표면은 검사되어 단위면적당 결함(결함/cm2)의 수에 의해서 측정된 결함 밀도(a defect density)가 산출될 수 있다. 이리하여 결함의 맵(map)이 생성된다. 그런 다음, 결함은 그 주된 원인을 결정하기 위하여 이미징(imaging)하여 결함의 크기 및 형태를 분석하는 레이져를 가진 광학 현미경을 이용하여 고찰될 수 있다. CB 마스크(16)로 패터닝(patterning)된 순실리콘 모니터 웨이퍼(bare silicon monitor wafer)가 이용되어 상기된 CB 콘택트 홀 형성 프로세스의 결함 레벨을 제어한다.
DRAM 칩내의 CB 마스크(16)를 생성하는 단계는 전체 칩 제조 프로세스에 필수적이어서, 에칭되지 않은 CB 콘택트 홀은 칩의 폐기(rejection)를 야기할 수 있다. 이러한 단계는 통상적으로 결함없는 포토레지스트 CB 마스크(16)를 야기하는 세정 프로세스(clean process)이다. 보다 일반적으로, 현재까지의 기술에 있어서 어래이 영역(array area)내의 15 결함/웨이퍼보다 작은 결함은 만족할만한 결과였다. 불행하게도, 제조 라인에서의 DUV 포토레지스트의 새로운 생성 방법의 도입과 함께, 알려지지않은 이유로 인한 CB 마스크 레벨에서의 전체 결함 밀도는 증가하고있는 추세이다.
ESCAP(Environmental Safe Chemically Amplified Photoresist) 화학반응을 구비하는 고 분해능 DUV 포토레지스트(high resolution DUV photoresist)에서의 최근의 진보는 0.20㎛이상의 DUV 포토리소그래피에서의 다수의 기술 수명의 연장을 가능케하였다. 소정의 포토레지스트에 대한 이러한 개선된 분해능의 부작용은 현재까지의 시장에서의 상이한 벤더(vendor)에 의해서 상용화된 다수의 고 분해능 DUV 포토레지스트에서 광범위하게 발견될 수 있는 새로운 종류의 결함의 발생이다. 결함이 "블롭(blob)"의 형태를 띠기때문에 "폴리머 블롭 결함(polymer blob defect)"이라는 이름하에 알려진 이러한 결함은 현상후에 즉시 발견되며, 현상후잔여물(residue)로 여겨질 수 있다. 대부분의 시간동안, 이들 결함은 "서포트/커프(support/kerf)" 영역내의 포토레지스트층의 많은 노출되지 않은 부분에서 발견되지만, 이들 결함은 "어레이(array)" 영역내에서도 존재한다. 상기된 CB 콘택트 홀 형성 프로세스를 고려하면, 블롭은 에칭 단계 동안에 콘택트 홀 형성을 방지하는 CB 마스크(16)의 개구부위에 재증착될 수 있다. 블롭은 테스트 제품에 실제 영향을 미치므로 이들 블롭은 매우 중대한 결함이다. 포토레지스트 사용자 및 제조자의 주된 관심사는 DUV 포토레지스트 시스템이 보다 고 분해능을 가지도록 발전됨에따라 폴리머 블롭은 주된 제품의 감소 요인이 될 것이라는 것이다.
폴리머 블롭은 대략 1㎛(소형 블롭이라고 불림)로부터 20㎛까지 혹은 그보다 더 큰 크기(대형 블롭이라고 불림)까지 변할 수 있다. 통상적인 소형 및 대형 블롭은 도 2a, 2b 및 2c에 각각 도시되어있다. 도 2a에서 명확한 바와 같이, 사진의 중심에 위치한 소형 블롭은 두 개의 CB 콘택트 홀을 덮어서 주변 CB 콘택트 홀위에 몇몇 폴리머 잔여물(polymer residue)이 존재한다. 도 2b 및 2c는 각기 "어레이(array)" 및 "서포트/커프(support/kerf)" 영역내의 통상적인 대형 블롭을 도시한다. 대형 블롭은 종종 내부에 원을 가진 도우넛과 유사한 형태(donut-like shape)를 가진다. 대형 폴리머 블롭은 많은 CB 콘택트 홀을 덮을 수 있으며, 이러한 관점에서, 제조 제품 파괴 인자로 간주될 수 있다. SEM 분석은 작은 점(spot)에 의해서 둘러싸인 10 nm 두께의 원형 구조를 보여준다. 화학적 분석에 의하면 Ca, Na, K 및 Mg와 같은 금속 흔적의 존재가 나타난다. 블롭은 현상후 검사동안에 암필드(dark field)하에서 간단한 광학 현미경에 의해서 쉽게 발견된다. 이들 블롭은물자국 내지 빛나는 별처럼 보이는 클러스터(cluster)를 형성한다는 점에서 일정한 표시를 나타낸다. 이들 블롭은 원래 CB 마스크의 "서포트/커프" 영역내에서 수백 개의 단위로 발견되며, "어레이" 영역내의 통상적인 결함 밀도는 대략 3.5-4 블롭/cm2이지만, 6 결함/cm2(즉, 500 결함/웨이퍼)까지 상승할 수 있다. 도 3은 검사된 웨이퍼에 대한 전체 결함의 맵을 도시한다. 전체 결함에 의해서, 비블롭관련 및 블롭 결함(non-blob related and blob defects)을 고려한다.
도 4는 도 1a 내지 1d를 참조하여 상기된 통상적인 CB 홀 형성 프로세스의 CB 마스크 레벨에서 이용된 A, B, 및 C로 레이블링(labeling)된 3 개의 상이한 레지스트의 전체 결함의 평균적인 수를 도시한다. 도 4에서 명백한 바와 같이, 레지스트 A에 대한 블롭 밀도는 약 4 결함/cm2이다. 모든 실험에 있어서, 웨이퍼는 TENCOR AIT에 의해서 검사되었다. 그런 다음 소형 및 대형 블롭 결함으로부터 비블롭관련 결함(non-blob related defects)의 분리를 가능케하는 완전한 검사가 이루어진다. 폴리머 블롭은 CB 콘택트 홀 형성 레벨에서의 주된 관심사이지만, 또한 이들 블롭은 다른 마스킹 레벨, 특히 콘택트유사 개구부에서도 발견되며 패턴 밀도(pattern density)에 강하게 의존하여 나타나는 것으로 보여진다. 이들 블롭은 훨씬 적은 정도이기는 하지만 라인공간 패턴(line-space pattern)에서도 나타남이 주지되어야한다.
현재까지 프로세스 특정 솔루션(process-specific solution)을 구비함으로써 폴리머 블롭 결함을 제거하기 위한 광범위한 작업이 수행되었다. 반면에, 포토레지스트 벤더(vendor)는 새로운 공식화에 관하여 열심히 작업중이다. 포토리소그래피 프로세스에서 통상적으로 알려진 픽스(fix)인 제안된 픽스는 PAB 및 PEB 온도를 낮추는 단계, 현상 또는 DIW 세정 싸이클(DIW rinse cycle)을 최적화하는 단계, PEB와 노출사이의 지연(delay)을 부가하는 단계, 현상기 모듈(developer module)을 증가시키는 단계, 현상기 온도를 가볍게 증가시키는 단계등을 포함한다. 이러한 모든 픽스는 결함의 양을 몇몇은 다소만을, 다른 것은 보다 많이 감소시키며, 함께 결합하였을 때에는(현저히 증가된 프로세스 복잡도의 비용에서), 결함 레벨은 1 블롭/cm2(즉, 75% 개선)까지 상당히 감소하지만, 지금까지의 어떠한 픽스의 결합도 블롭 결함을 전체적으로 제거하지는 못하였다. 목포는 100%의 전체 제거에 도달하는 것이지만, 만족할만한 픽스는 약 0.2 블롭/cm2의 결함 밀도를 나타내는 95% 결함 제거율을 가질 것이다.
본 발명의 목적은 패터닝된 포토레지스트 마스크내의 폴리머 블롭(polymer bolb)이라고 불리는 현상관련 결함을 전체적으로 제거하는 효과적인 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 패터닝된 포토레지스트 마스크내의 폴리머 블롭이라고 불리는 현상관련 결함을 전체적으로 제거하는 효과적인 방법을 제공하여 칩 폐기 비율을 상당량 감소시킴으로써 제조 생산성을 개선하는 것이다.
본 발명의 또 다른 목적은 DRAM 칩내의 CB 콘택트 홀 형성 레벨에서의 패터닝된 포토레지스트 마스크내의 폴리머 블롭이라고 불리는 현상관련 결함을 전체적으로 제거하는 효과적인 방법을 제공하는 것이다.
이러한 목적 및 다른 관련 목적의 달성은 실질적으로 현상(development) 단계동안 혹은 현상 단계후의 웨이퍼의 열처리에 의존하는 본 발명의 두 개의 방법에 의해서 달성된다. 제 1 방법에서, 표준 방식의 현상 단계가 수행된후에, 웨이퍼는 즉시 냉각하지않는 현상후 베이킹(a post development baking(PDB))을 수행함으로써 (예를 들면, 140℃의 온도에서)가열되며, 그 후에 실온(22℃)에서 탈이온수로 추가 세정한다. 제 2 방법에서, 웨이퍼는 현상이 완료된 후의 추가 세정 단계에서, 또는 현상 단계동안에 표준 방식의 22℃ DIW 세정을 대체하여 (예를 들면, 60℃의 온도에서)고온의 탈이온수로 세정된다.
상기 방법은 어떠한 타입(MUV/DUV)의 마스크가 이용되는가 및 포토리지스트의 타입에 구애받지않고 어떠한 포토리소그래피 프로세스에서도 이용가능하며, 패터닝된 포토레지스트 마스크내의 블롭 결함 밀도의 상당한 개선을 야기한다.
도 1a 내지 1d는 통상적인 CB 콘택트 홀 형성 프로세스(CB contact hole formation process)중의 반도체 구조물의 단면도,
도 2a는 소위 소형 폴리머 블롭 결함(small polymer blob defect)의 SEM 사진,
도 2b 및 2c는 각각 "어레이(array)" 및 "서포트/커프(support/kerf)" 영역에 위치한 소위 대형(large) 폴리머 블롭 결함의 SEM 사진,
도 3은 검사된 웨이퍼 표면에서의 전체 결함(즉, 비블롭관련 및 블롭 결함(non-blob related and blob defects))을 나타내는 맵(map),
도 4는 상이한 포토레지스트(photoresist) A, B 및 C에 처리된 다수의 웨이퍼에 대한 전체 결함의 평균 수를 도시하는 도표,
도 5는 현상후 베이킹 온도(post development baking temperature)가 본 발명의 제 1 방법을 지지하는 웨이퍼당 전체 결함 수에 미치는 영향을 도시하는 그래프,
도 6은 본 발명의 두 가지 방법이 표준 방식의 현상 프로세스에 따라 이용된 경우에 웨이퍼당 측정된 전체 결함 수의 현저한 감소를 도시하는 도표,
도 7의 (a)는 추가 DIW 세정이 수행되기 전의 다섯 그룹의 웨이퍼에 대한 전체 결함의 수를 도시하는 도표,
도 7의 (b)는 다섯 가지의 상이한 온도에서의 추가 DIW 세정이 수행된 후의 동일한 그룹의 웨이퍼에 대한 전체 결함의 수(자신의 타입에 따른 결함의 분포 역시 도시됨)를 도시하는 도표,
도 8은 레지스트 A에 대하여 본 발명의 제 2 방법이 이용되는 경우, 대형 블롭 결함의 완전한 제거 및 소형 블롭 결함의 현저한 감소를 나타내는 50 개의 웨이퍼에 대한 전체 결함 분포를 도시하는 도표,
도 9는 레지스트 B에 대하여 본 발명의 제 2 방법이 이용된 경우, 대형 블롭의 완전한 제거 및 소형 블롭 결함의 현저한 감소에 기인한 전체 결함 수의 감소를 도시하는 도표.
도면의 주요 부분에 대한 부호의 설명
10: 구조물 11: 실리콘 기판
12: 게이트 도전체 스택 13: BPSG층
14: TEOS층
15: 유기 기저부 반사 방지 피복(organic BARC)층
16: CB 마스크 17: CB 콘택트 홀
본 발명의 특색이라고 여겨지는 신규한 특징들은 첨부된 청구항에 설명되어있다. 그러나, 본 발명은 관련된 목적 및 장점뿐만 아니라 그 자체로도 수반하는 도면과 함께 읽혀지는 후술하는 상세한 설명을 참조하여 가장 잘 이해될 것이다.
당업자에게 알려진 바와 같이, 포토리소그래피 프로세스에 관한 지금까지의반도체 산업에서의 표준 방식은 베이킹 단계(baking step)를 제외하고는 실온, 즉 21℃ 내지 23℃사이의 온도에서 모든 작동 단계를 수행하는 것이다. 특히, 포토레지스트, 현상기, 탈이온수(DI water)등과 같은 포토리소그래피 프로세스에 관계된 모든 물질은 실온에서 이용된다. 현재까지 잘 확립된 유력한 견해로부터 벗어난 본 발명자는 현상 단계에서 수행한 웨이퍼의 열처리, 즉 패터닝된 포토레지스트 마스크가 형성된 경우에는 블롭 결함을 현저히 줄인다는 것을 발견하였다. 본 발명에 따르면, 이러한 웨이퍼의 열처리는 두 가지의 상이한 방식으로 수행될 수 있다. 제 1 방법에서, 표준 방식으로 현상이 수행된 이후에 웨이퍼는 가열되며, 통상적으로 행해지는 것처럼 냉각되기 전에 실온(22℃) 또는 보다 높은 온도에서 DIW로 세정된다. 제 2 방법에서, 웨이퍼는 표준 방식으로 현상한 후에 고온의 DIW로 세정하는 추가 세정 단계를 거치거나, 표준 방식으로 현상되나 22℃의 DIW를 대신하여 고온의 DIW로 세정된다. 본 발명자에 의해서 수행된 다양한 실험에 근거한 상세한 작동 조건이 아래에 기술될 것이다.
제 1 방법: 가열된 웨이퍼를 22℃ DIW로 세정
이전 섹션에서 상기된 표준 방식의 현상 프로세스(4로 레이블링(labeling)됨)는 변함없이 수행된다. ACT8 툴의 소정의 현상기 모듈에서 수행된 이러한 단계의 마지막에서 웨이퍼는 제거되어 고온의 플레이트 모듈(plate module)내에 먼저 위치하며, 그런 다음 다른 현상기 모듈에서 다음의 작동 조건에 따라 두 개의 부가적인 단계를 거치게된다.
5. 현상후 베이킹(Post-development baking(PDB)) : ACT8 툴의 낮은 오븐 근접 고온 플레이트 모듈(a low oven proximity hot plate module of the ACT8 tool)내에 웨이퍼를 두어 웨이퍼를 60초동안 140℃의 온도에서 가열한다(이러한 현상후 베이킹 단계는 종종 다음 에칭 단계를 위하여 포토레지스트 마스크를 안정시키며 견고히하기 위하여 수행된다.).
6. 추가 DIW 세정 : 냉각하지 않고서 가열된 웨이퍼를 내에 ACT8 툴내의 현상기 모듈내에 직접적으로 위치시켜 22℃(또는 보다 높은 온도의) DIW로 추가 세정을 수행한다.
세정을 위하여 현상기 모듈내에 진입하는 경우에도 웨이퍼는 고온 상태를 유지해야하기 때문에 현상후 베이킹 단계와 추가 DIW 세정 단계사이의 최소한의 지연은 주요한 요소가 된다. 본 발명자는 PDB 온도가 폴리머 블롭 결함 밀도에 미치는 영향을 나타내는 여러가지 실험을 수행하였다. 60℃에서 140℃사이의 온도 범위에서 테스트가 시행되었다. 도 5는 온도가 증가함에 따른 전체 결함량의 연속적인 감소를 도시한다. 칩 제조 프로세스의 후속하는 단계에서 포토레지스터의 PAB 및 PEB 온도를 초과하는 것은 바람직하지 않기때문에, 가능한 최대 온도로 선택된 140℃에서 최적의 결과가 얻어졌다.
도 6은 결과 평균화를 위하여 상이한 장치상에서 많은 웨이퍼를 가지고 레지스트 A를 이용하였을 경우에, 이러한 제 1 방법으로 실행되었을때의 결함 감소를 도시한다. 도 6에서 명백한 바와 같이, 상기된 제 1 방법이 수행되었을때에 폴리머블롭 밀도는 표준 방식의 현상 프로세스에서의 4 블롭/cm2에서 0.2 블롭/cm2으로 낮아졌다. 대다수의 웨이퍼는 제로(zero) 블롭을 가지며, 단지 몇몇 웨이퍼만이 소형 및 대형 블롭을 가진다(대형 블롭은 매우 소량이 발견됨).
이러한 제 1 방법의 장점은, 블롭 밀도를 만족할만한 레벨로 줄일 수 있도록 하는 것은 별도로, 하드웨어 투자 또는 장치의 갱신없이 수행된다는 점이다.
제 2 방법: 고온 DIW 세정
본 발명자는 세정 단계를 위한 DIW의 온도는 폴리머 블롭 결함의 수에 직접적으로 영향을 미칠 수 있는 중요한 요소일 수 있다고 가정하였다. 따라서 DIW 온도가 이러한 결함의 수에 미치는 영향을 보이는 실험이 수행되었다.
적당한 탈이온수 가열 장치(water heating device)는 프랑스 Courtry 77번지에 소재하는 EBERLE Cy사에 의해서 제조된 ACT8 툴상부, 즉 온도 손실을 회피하기 위하여 현상기 모듈바로 위에 위치하는 모듈이다. 이러한 장치는 ACT8 툴의 DIW 공급 라인을 따라서 장착된 수정 가열 소자를 포함한다. 가열 저항(heating resistance)은 탱크내의 탈이온수를 원하는 온도로 가열한다. ACT8 툴의 DIW는 궤도를 벗어나 탱크내에 발생된 수정관(quartz tubing)을 통과한다. 박테리아를 생성할 수 있는 파이프내의 고온수 정체(hot water stagnation)를 회피하기 위하여 탈이온수는 안전 인터록(safety interlock)에 의해서 요청될 때에만 가열된다. 탈이온수의 세정 프로세스에 앞서 충분한 더미 분사(dummy dispense)가 되어 탈이온수의 온도가 웨이퍼상에 방사할 필요가 있는 시기에 도달하도록 계획을 세우는 것은 중요하다.
도 7의 (a)는 레지스트 A를 이용한 경우 표준 방식의 현상후의 다섯 그룹의 웨이퍼에 대하여 측정된 전체 결함의 수를 도시한다. 이러한 수는 약 350 내지 400 전체 결함/웨이퍼사이에서 변한다. 이러한 경우에, 더 이상의 추가 단계는 수행되지 않는다. 이제 다섯 그룹의 웨이퍼는 22℃ 내지 60℃의 범위의 다섯 개의 상이한 온도에서 DIW로 추가적으로 세정된다. 도 7의 (b)는 현상 프로세스후에 추가 세정이 수행되는 경우 전체 결함의 수(즉, 폴리머 블롭의 수)의 현저한 감소를 도시한다. 최적의 결과는 60℃의 온도에서 DIW로 세정되어 모든 폴리머 블롭이 제거되었을 때에 얻어진다. 놀랍게도 22℃보다 조금 높은 온도에서, 즉 40℃까지의 온도에서 고온 DIW 효과는 알려지지않은 이유로 인해 바람직하지 않음에 주목하여야 한다. ACT8 툴 파이프(pipe)는 보다 큰 온도에서의 내성을 가지지않기 때문에 실험은 60℃까지로 제한된다.
제 2 방법을 실행하는 데에는 두 가지 방법이 존재한다. 제 1 대안은 표준 방식의 현상 프로세스를 실행하여, 그 후에 결정된 높은 온도에서 DIW를 이용한 추가 세정 단계를 추가하는 것이다. 제 2 대안은 22℃ DIW 세정(상기 4.c 참조)을 고온 DIW 세정으로 직접적으로 대체한다. 본 발명자에 의해서 수행된 실험은 60℃의 온도에서의 DIW가 양 경우에 모두 적절함을 나타낸다.
다시 도 1a 내지 1d를 참조하여 상기된 CB 콘택트 홀 형성 프로세스를 고려하면, 포토리소그래피 프로세스는 현상 단계(4로 레이블링됨)까지 표준 방식으로수행된다. 그런 다음, 본 발명에 따른 새로운 프로세스 단계는 하기와 같이 수행된다.
제 1 대안 :
4'. 현상 :
a) 상기 단계 4와 동일.
b) 상기 단계 4와 동일.
c) 상기 단계 4와 동일.
d) 상기 단계 4와 동일.
e) 60℃ DIW로 추가 세정.
제 2 대안 :
4''. 현상 :
a) 상기 단계 4와 동일.
b) 상기 단계 4와 동일.
c) 22℃ DIW 세정을 60℃ DIW 세정으로 대체.
d) 상기 단계 4와 동일.
이러한 경우에, 모든 현상 부단계(sub-steps)는 동일한 현상기 모듈에서 수행된다.
고온 DIW 세정을 현상 싸이클(development cycle)로부터 분리하는 제 1 대안은 하드웨어 및 프로세스 측면에서 바람직하다. 양 대안은 모두 프로세스 윈도우(허용한계내의 사양내의 임계 수치를 유지할 수 있는 도우즈(dose) 및 초점(focus) 범위)에는 어떠한 영향도 미치지 않았다. 그러나, 현상 프로세스내의 현상기 퍼들 형성 부단계후의 즉각적인 고온 DIW 집적은 일단 패턴이 규정된 후에 행해지는 별도의 고온 DIW 세정보다 패턴상에 보다 심한 부작용을 가질 수 있음을 생각할 수 있다. 제 1 대안은 고온 DIW 세정을 수행하는 특정한 모듈 또는 현상기 모듈 자체내부에 제 2 DIW 공급 라인을 가질 것을 요구한다. 후자의 경우에, 제 1 라인은 22℃의 DIW를 운반하며, 제 2 라인은 60℃ DIW를 운반한다. 이러한 방식으로, 고온 DIW 세정 단계는 22℃ DIW 세정 단계후의 현상기 방법내에 계획될 수 있다.
이러한 제 2 방법의 양 대안 모두는 전체 결함 감소에 있어서는 동일한 결과를 초래한다. 도 6은 표준 방식의 현상 프로세스와 본 발명의 두 개의 방법사이의 전체적인 비교를 가능케한다. 도 6에서 명백한 바와 같이, 제 2 방법(고온 DIW 세정)에서는 99%의 대형 폴리머 블롭이 제거되며, 이때의 블롭 밀도는 0.05 블롭/cm2만큼 낮아진다. 도 8은 많은-50개의- 웨이퍼상의 제 2 방법의 반복가능성을 도시한다. 명백히, 제 2 방법은 95%의 향상을 가지는 제 1 방법보다 많은 장점을 제공한다. 더욱이, 제 2 방법의 제 1 대안은 현상의 마지막 단계와 부단계의 고온 DIW 세정사이에 2주 만큼의 지연을 가짐에도 불구하고 여전히 효과적이다. 이러한 지연은 통상적으로 시간이 경과할수록 웨이퍼의 표면에 밀착하는 현상후 결함을 제거하는데에는 바람직하지 않다. 이것은 대형/소형 폴리머 블롭 결함 제거에 있어 DIW수(DIW water)가 얼마나 효과적인지를 설명한다.
도 9는 벤더에 의해서 처음에는 "블롭 없는"것으로 정형화된 레지스트 B에 미치는 고온 DIW 세정의 효과를 도시한다. 도 9에서 명확한 바와 같이, 약 0.35 블롭/cm2의 소수의 소형 및 대형 블롭 결함이 이러한 레지스트상에 발견되었다. 고온 DIW 세정후에, 실질적으로 모든 폴리머 블롭이 제거되어 그 수가 0.02 블롭/cm2으로 감소되었다. 부가적으로, 도 9는 고온 DIW 세정이 이용되는 경우에 전체 대형 폴리머 블롭이 제거되었음을 도시한다.
제 1 대안 및 표준 방식의 현상 프로세서에서의 고온 DIW 세정 프로세스를 이용한 CB 마스크 레벨에서의 이러한 제 2 레지스트 B에서의 스플릿 로트(split lots)상에 최종 테스트 제품의 결과가 얻어졌다. 고온 DIW로 처리된 웨이퍼는 주로 이러한 표준 방식의 현상 프로세스내의 레지스트에 대한 폴리머 블롭의 수가 제품에 영향을 미칠만큼 높지 않음에 기인하여 미미한 제품 개선이 이루어졌음을 설명한다. 그러나, 결과는 고온 DIW 세정은 제품 및 칩 성능을 손상시키지 않음을 명료하게 설명한다. 이러한 프로세스의 이점은, 포토레지스트 A와 같은 고레벨의 소형 및 대형 블롭 결함을 가진 포토레지스트가 패턴 타입 및 밀도가 폴리머 블롭의 형성에 바람직한 마스크와 관련된 제조 모드내에서 이용된 경우에 보여질 수 있다.
본 발명은 특히 바람직한 실시예에 관하여 기술되었지만, 형태 및 세부사항에서의 상기된 사항 및 다른 변형이 본 발명의 사상 및 범주를 벗어나지 않고서 이루어질 수 있음이 당업자에게 이해되어야 한다. 특히, 본 발명의 방법은, 당업자에게 알려진 바와 같이 로직 칩(logic chip)은 어떠한 잉여 셀(redundancy cell)도 가지지 않아서 콘택트 홀 형성의 실패에 민감이기 때문에 DRAM 칩에 응용될 뿐만 아니라 로직 칩에도 보다 큰 효과를 가지도록 이용될 수 있다.
상기 사항을 종합해 볼때, 본 발명에서는 현상관련 결함인 폴리머 블롭이 패턴된 포토레지스트 마스크내에서 본 발명에 따른 두 가지 상이한 방식에 의해서 현상 단계에서 수행된 웨이퍼의 열처리에 의해서 실질적으로 제거됨을 알 수 있다.

Claims (12)

  1. 반도체 웨이퍼의 표면에 형성된 포토레지스트 마스크내의 폴리머 블롭이라고 불리는 현상관련 결함을 제거하는 방법에 있어서,
    상부에 포토레지스트층을 가지는 반도체 웨이퍼를 제공하는 단계와,
    표준 방식으로 상기 포토레지스트층을 노출, 베이킹(baking) 및 현상하여 패터닝된 포토레지스트 마스크를 생성하는 단계와,
    상기 웨이퍼를 100 내지 140℃의 범위에 놓이는 온도에 도달하기에 충분한 시간동안 가열하는 단계와, 이를 냉각하지 않고 상기 웨이퍼를 실온과 동일하거나 보다 높은 온도에서 탈이온수로 세정하는 단계를 포함하는 현상관련 결함 제거 방법.
  2. 제 1 항에 있어서,
    상기 반도체 웨이퍼는 실리콘을 포함하는 현상관련 결함 제거 방법.
  3. 제 2 항에 있어서,
    상기 실리콘 웨이퍼를 가열하는 단계는 상기 현상후에 수행되나 통상적인 냉각 단계를 거치지 않는 현상후 베이킹 단계인 현상관련 결함 제거 방법.
  4. 제 3 항에 있어서,
    상기 실리콘 웨이퍼는 베이킹후에 즉시 세정되어 어떠한 냉각단계도 회피하는 현상관련 결함 제거 방법.
  5. 제 4 항에 있어서,
    상기 베이킹 온도는 약 140℃인 현상관련 결함 제거 방법.
  6. 반도체 웨이퍼의 표면에서 형성된 포토레지스트 마스크내의 폴리머 블롭이라고 불리는 현상관련 결함을 제거하는 방법에 있어서,
    상부에 포토레지스트층을 가지는 반도체 웨이퍼를 제공하는 단계와,
    표준 방식으로 상기 포토레지스트층을 노출, 베이킹 및 현상하여 패터닝된 포토레지스트 마스크를 생성하는 단계-상기 세정 부단계(sub-steps)는 22℃대신에 40 내지 60℃의 범위의 온도를 가지는 탈이온수(DIW)로 수행됨-를 포함하는 현상관련 결함 제거 방법.
  7. 제 6 항에 있어서,
    상기 반도체 웨이퍼는 실리콘을 포함하는 현상관련 결함 제거 방법.
  8. 제 7 항에 있어서,
    상기 탈이온수 온도는 약 60℃인 현상관련 결함 제거 방법.
  9. 반도체 웨이퍼의 표면에 형성된 포토레지스트 마스크내의 폴리머 블롭이라고 불리는 현상관련 결함을 제거하는 방법에 있어서,
    상부에 포토레지스트층을 가지는 반도체 웨이퍼를 제공하는 단계와,
    표준 방식으로 상기 포토레지스트층을 노출, 베이킹 및 현상하여 패터닝된 포토레지스트 마스크를 생성하는 단계와,
    상기 웨이퍼에 40 내지 60℃의 범위의 온도에서 탈이온수로 추가 세정을 수행하는 단계를 포함하는 현상관련 결함 제거 방법.
  10. 제 9 항에 있어서,
    상기 반도체 웨이퍼는 실리콘을 포함하는 현상관련 결함 제거 방법.
  11. 제 10 항에 있어서,
    상기 탈이온수 온도는 약 60℃인 현상관련 결함 제거 방법.
  12. 40 내지 60℃의 범위에서 현상기 모듈에 공급되는 탈이온수를 가열하는 가열 장치를 더 포함하는 청정 트랙 시스템(clean track system).
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