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KR20010068290A - 적층형 패키지 및 그 제조 방법 - Google Patents

적층형 패키지 및 그 제조 방법 Download PDF

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KR20010068290A
KR20010068290A KR1020000000131A KR20000000131A KR20010068290A KR 20010068290 A KR20010068290 A KR 20010068290A KR 1020000000131 A KR1020000000131 A KR 1020000000131A KR 20000000131 A KR20000000131 A KR 20000000131A KR 20010068290 A KR20010068290 A KR 20010068290A
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leads
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Abstract

본 발명은 적층형 반도체 패키지 및 그 제조 방법에 관한 것으로, 패키지의 적층 시 발생하는 불량을 감소시키고, 생산성의 향상 및 원가 절감을 위하여 스트립(strip) 단위로 몰딩(molding) 공정과 적층(stacking) 공정을 실시하는 것을 가능하도록 하고, 적층형 반도체 패키지 내에 히트 싱크(heat sink)를 부착하여 열 방출 능력을 향상시킨 적층형 칩 사이즈 반도체 패키지에 관한 것이다.

Description

적층형 패키지 및 그 제조 방법{STACKED PACKAGE AND FABRICATING METHOD THEREOF}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 특히 스트립(strip) 단위로 몰딩(molding) 공정과 적층(stacking) 공정을 실시하는 것을 가능하도록 하여 생산성을 향상시키고, 스트립(strip) 형태의 히트 싱크(heat sink)를 부착하여 열 방출 능력을 향상시킨 적층형 칩 사이즈 반도체 패키지에 관한 것이다.
노트북 컴퓨터, 휴대용 전화기 등의 전자 장비가 점점 경박 단소화되기 때문에, PCB 기판 상에서 반도체 패키지가 차지하는 면적을 줄일 필요성이 점점 증대되어 왔다. 이러한 필요성에 부합하기 위하여, 패키지의 면적을 줄이는 방법과 하나의 패키지에 여러 개의 반도체 칩을 적층시키는 방법이 사용되고 있다.
도 1 에는 종래의 적층형 BLP(Bottom Leaded Package)의 구조가 도시되어 있다. 도시된 바와 같이, 제 1 칩(chip)(1)과 제 2 칩(chip)(2)은 각각의 상면에 형성된 칩 패드(chip pad)(미도시)가 서로 대향되도록 적층되어 있다.
상기한 종래의 적층형 BLP 중 제 1 패키지(10a)는 다음과 같이 구성된다.
상기 제 1 칩(chip)(1)의 상면에 절연성 테이프(insulating tape)(7)로 부착된 복수의 제 1 리드(lead)(3)는 각각 상기 제 1 칩 상면의 칩 패드(chip pad)(미도시)와 와이어(wire)(8)를 통하여 전기적으로 연결된다. 상기 제 1 리드는 상기 제 1 칩(1)에 부착된 제 1 부분(3a), 상기 제 1 부분(3a)으로부터 상향 절곡된 제 2 부분(3b) 및 상기 제 2 부분(3b)의 일단으로부터 연장되며, 상기 제 1 부분(3a)과평행한 제 3 부분(3c)으로 이루어진 내부 리드(inter lead)와 상기 제 3 부분(3c)으로부터 하향 절곡된 제 4 부분(3d) 및 상기 제 4 부분(3d)의 일단으로부터 연장되며, 상기 제 1 부분(3a) 및 제 3 부분(3c)과 평행한 제 5 부분(3e)으로 이루어진 L 자형의 외부 리드(outer lead)로 이루어진다. 상기 제 1 칩(1)과 상기 제 1 리드 중 내부 리드(inter lead) 부분은 제 1 성형 수지부(molding compound)(6a)에 의해 밀봉되지만, 상기 제 1 리드의 제 3 부분(3c)의 면 중 상기 제 1 칩(1)과 반대 방향의 면은 상기 제 1 성형 수지부(6a)에 의해 밀봉되지 않는다. 상기 제 1 리드(3) 중 외부 리드(outer lead) 부분은 상기 제 1 성형 수지부(6a) 외부로 돌출되어 있다.
상기한 종래의 적층형 BLP 중 제 2 패키지(10b)는 다음과 같이 구성된다.
상기 제 1 칩(1)과 대향되어 있는 상기 제 2 칩(2)의 상면에는 복수의 제 2 리드(4)가 절연성 테이프(7)로 부착되어 있다. 상기 제 2 리드(4)는 각각 상기 제 2 칩 상면의 칩 패드(미도시)와 와이어(8)를 통하여 전기적으로 연결된다. 상기 제 2 리드(4)는 상기 제 2 칩(2)에 부착된 제 1 부분(4a)과 상기 제 1 부분(4a)으로부터 하향 절곡된 제 2 부분(4b) 및 상기 제 2 부분(4b)의 일단으로부터 연장되며, 상기 제 1 부분(4a)과 평행한 제 3 부분(4c)으로 이루어진다. 상기 제 2 칩(2)과 상기 제 2 리드(4)는 제 2 성형 수지부(molding compound)(6b)에 의해 밀봉되지만, 상기 제 2 리드의 제 3 부분(4c)의 면 중 상기 제 2 칩(2)과 반대 방향의 면은 상기 제 2 성형 수지부(6b)에 의해 밀봉되지 않는다.
상기한 종래의 적층형 BLP의 제 1 패키지(10a)와 제 2 패키지(10b)는 상기 제 1 리드의 제 3 부분(3c) 중 밀봉되지 않은 부분과 상기 제 2 리드의 제 3 부분(4c) 중밀봉되지 않은 부분을 각각 솔더(5)에 의하여 접착하여, 전기적으로 연결시킴으로써 적층된다.
상기한 종래의 적층형 BLP(Bottom Leaded Package)는 미리 상기 적층형 BLP의 제 1 패키지(10a)와 제 2 패키지(10b)를 제작한 후, 스텐슬 방법(stencil method) 등으로 솔더링(soldering)하여 제작한다.
상기의 종래의 적층형 패키지는 적층형 패키지의 제 1 패키지(10a)와 제 2 패키지(10b)를 각각 제작한 후, 이를 개별(unit) 단위로 스택 지그(stack jig)를 이용하여 적층하기 때문에 생산성이 저하되는 문제점이 있다.
또한, 칩 동작 시 발생하는 열을 방출할 수 있는 면적이 제한되어 있기 때문에, 열 방출 효율을 향상시키기 위해서는 적층 패키지의 외부에 별도로 히트 싱크(heat sink)를 부착해야 하는 문제점이 있다.
또한, 외부 리드를 포함하고 있기 때문에 칩 사이즈로 패키지의 면적을 줄일 수 없는 문제점이 있다.
또한, 적층형 패키지의 제 2 패키지(10b) 상면에 별도의 패키지를 추가로 적층할 때 패키지 간의 전기적인 연결이 어렵기 때문에 두 개 이상의 칩을 적층하기 어려운 문제점이 있다.
본 발명은 상기한 문제점들을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, 스트립(strip) 단위로 몰딩(molding) 공정과 적층(stacking) 공정을 실시하여 적층 시 발생하는 불량을 감소시키고, 생산성을 증가시키는 것이다.
본 발명의 다른 목적은 적층형 패키지 내에 히트 싱크(heat sink)를 내재(內在)시킴으로써, 적층형 패키지의 열 방출 효율을 향상시키는 것이다.
본 발명의 또 다른 목적은 외부 단자로서 외부 리드를 사용하지 않음으로써 패키지의 크기를 칩 사이즈(chip size)까지 줄이는 것이다.
본 발명의 또 다른 목적은 세 개 이상의 칩을 적층하는 것이 가능하도록 하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여 본 발명의 일실시예에 따른 반도체 패키지는 제 1 칩과; 일면에서 상기 제 1 칩에 절연성 접착 부재로 부착되고, 상기 제 1 칩과 전기적으로 연결되어 있는 복수의 제 1 리드와; 상기 제 1 칩과 상기 제 1 리드를 밀봉하며, 상기 복수의 제 1 리드 각각의 소정 영역을 노출시키는 구멍(hole)을 포함하며, 상기 제 1 리드 각각의 면들 중에서 상기 구멍 반대 방향에 위치하는 면들의 소정 영역을 노출시키는 제 1 성형 수지부(molding compound)와; 상기 제 1 성형 수지부에 포함된 상기 구멍 내에 형성된 제 1 전도부와; 상기 제 1 전도부와 전기적으로 연결되는 외부 단자와; 제 2 칩(chip)과; 일면에서 상기 제 2 칩에 상기 절연성 접착 부재로 부착되고, 상기 제 2 칩과 전기적으로 연결되어 있는 복수의 제 2 리드와; 상기 제 2 칩과 제 2 리드를 밀봉하며, 상기 제 2 리드의 소정 영역을 노출시키는 제 2 성형 수지부와; 상기 제 1 리드 중 상기 제 1 성형 수지부에 의해 노출된 면과 상기 제 2 리드 중 상기 제 2 성형 수지부에 의해 노출된 면을 전기적으로 연결하는 복수의 전도성 연결부와; 상기 제 1 성형 수지부와 상기 제 2 성형 수지부 사이에 부착되어 형성되며, 상기 복수의 전도성 연결부와 연결되며, 외부로 노출된 면을 가지는 히트 싱크를 포함하여 형성되는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 패키지의 제조 방법은 복수의 제 1 리드를 포함하는 제 1 스트립을 준비하는 단계와; 상기 제 1 리드에 제 1 칩을 절연성 접착 부재를 이용하여 부착하는 단계와; 상기 제 1 칩과 상기 제 1 리드를 전기적으로 연결시키는 단계와; 제 1 몰드와 복수의 돌출부가 형성되어 있는 제 2 몰드를 이용하여 상기 제 1 칩과 상기 제 1 스트립을 몰딩하여, 상기 제 1 리드 중 소정 영역을 제외한 나머지 부분을 밀봉하는 단계와; 상기 제 2 몰드의 돌출부에 의하여 형성된 구멍에 제 1 전도부를 형성하는 단계와; 복수의 제 2 리드를 포함하는 제 2 스트립을 준비하는 단계와; 상기 제 2 리드에 제 2 칩을 절연성 접착 부재를 이용하여 부착하는 단계와; 상기 제 2 칩과 상기 제 2 리드를 전기적으로 연결시키는 단계와; 제 1 몰드와 복수의 돌출부가 형성되어 있는 제 2 몰드를 이용하여 상기 제 2 칩과 상기 제 2 스트립을 몰딩하여, 상기 제 2 리드 중 소정 영역을 제외한 나머지 부분을 밀봉하는 단계와; 상기 하부 몰드의 돌출부에 의하여 형성된 구멍에 제 2 전도부를 형성하는 단계와; 상기 제 1 리드와 상기 제 2 리드 중 밀봉되지 않은 부분을 대향시키는 단계와; 소정 간격으로 이격 형성된 솔더 볼을 포함하는 히트 싱크 스트립을 상기 제 1 리드와 제 2 리드 사이에 위치시키는 단계와; 상기 제 1 리드, 제 2 리드 및 상기 솔더 볼을 수직 상태에서 일렬로 배열하는 단계와; 상기 히트 싱크 스트립을 상기 제 1 리드와 제 2 리드에 부착하는 단계와; 상기 제 1 전도부의 일단에 외부 단자를 부착시키는 단계와; 상기 제 1 스트립과 상기 제 2 스트립과 히트 싱크 스트립을 절단하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1 은 종래의 적층형 패키지의 종단면도.
도 2 는 본 발명의 일실시예에 의한 적층형 패키지의 종단면도.
도 3(a) ~ 도 3(b)는 본 발명의 일실시예에 의해 세 개 이상의 칩을 적층한 적층형 패키지의 종단면도.
도 4(a)는 본 발명의 일실시예에 의한 히트 싱크 스트립(heat sink strip) 제조 방법을 나타내는 도면.
도 4(b)는 본 발명의 일실시예에 의한 히트 싱크 스트립의 종단면도.
도 5(a) ~ 도 5(h)는 본 발명의 일실시예에 의한 적층형 패키지의 순차적인 제조 공정을 나타내는 공정도.
**도면의주요부분에대한부호설명**
11 : 제 1 칩 12 : 제 2 칩
13 : 제 1 리드 14 : 제 2 리드
15 : 히트 싱크 16 : 접착제 또는 써멀 갭
17 : 전도성 연결부 18a : 제 1 전도부
18b : 제 2 전도부 19a : 제 1 성형 수지부
19b : 제 2 성형 수지부 20 : 절연성 테이프
21 : 와이어 22 : 외부 단자
40a : 제 1 패키지 40b : 제 2 패키지
100 : 히트 싱크 스트립 103 : 솔더 볼
106 : 산화막
이하, 본 발명의 바람직한 일실시예에 따른 적층형 반도체 패키지의 구조 및 제조 방법을 첨부 도면을 참조하여 상세히 설명한다.
도 2 에는 본 발명의 일실시예에 의한 적층형 BLP(Bottom Leaded Package)의 구조가 도시되어 있다. 도시된 바와 같이, 제 1 칩(11)과 제 2 칩(12)은 각각의 상면에 형성된 칩 패드(chip pad)(미도시)가 서로 대향되도록 적층되어 있다.
상기한 본 발명의 일실시예에 의한 적층형 BLP 중 제 1 패키지(40a)는 다음과 같이 구성된다.
상기 제 1 칩(11)의 상면에 절연성 테이프(20)로 부착된 복수의 제 1 리드(13)는 각각 상기 제 1 칩 상면의 칩 패드(미도시)와 와이어(wire)(21)를 통하여 전기적으로 연결된다. 상기 제 1 리드(13)는 상기 제 1 칩(11)에 부착된 제 1 부분(13a)과 상기 제 1 부분(13a)으로부터 상향 절곡된 제 2 부분(13b) 및 상기 제 2 부분(13b)의 일단으로부터 연장되며, 상기 제 1 부분(13a)과 평행한 제 3 부분(13c)으로 이루어진다. 상기 제 1 칩(11)과 상기 제 1 리드(13)는 제 1 성형 수지부(molding compound)(19a)에 의해 밀봉되지만, 상기 제 1 리드의 제 3 부분(13c)의 면 중 상기 제 1 칩(11)과 반대 방향의 면은 상기 제 1 성형 수지부(19a)에 의해 밀봉되지 않는다. 상기 제 1 성형 수지부(19a) 내에는, 상기 복수의 제 1 리드(13) 각각의 제 3 부분(13c)의 면 중에서 상기 제 1 칩(11)과 같은 방향의 면의 소정 영역을 노출시키는 복수의 구멍(hole)(30)이 형성된다. 상기 복수의 구멍(30) 내에는 주로 솔더(solder)로 이루어지는 제 1 전도부(18a)가 형성된다. 상기 제 1 전도부(18a)의일단은 상기 제 1 성형 수지부(19a)의 외부로 노출되며, 주로 솔더 볼(solder ball)로 이루어지는 외부 단자(22)와 연결된다. 상기 외부 단자(22)는 상기 제 1 전도부(18a), 제 1 리드(13) 및 와이어(21)를 통해 상기 제 1 칩(11)과 전기적으로 연결된다.
상기의 제 1 성형 수지부(19a)가 상기 제 1 칩(11)과 제 1 리드(13)를 완전히 밀봉하도록 하여 상기한 제 1 패키지(11)를 적층시키지 않고, 독립된 패키지로 제조하는 것도 가능하다.
상기한 본 발명의 일실시예에 의한 적층형 BLP 중 제 2 패키지(40b)는 다음과 같이 구성된다.
상기 제 1 칩(11)과 대향되어 있는 상기 제 2 칩(12)의 상면에는 복수의 제 2 리드(14)가 절연성 테이프(20)로 부착되어 있다. 상기 제 2 리드(14)는 각각 상기 제 2 칩 상면의 칩 패드(미도시)와 와이어(21)를 통하여 전기적으로 연결된다. 상기 제 2 리드(14)는 상기 제 2 칩(12)에 부착된 제 1 부분(14a)과 상기 제 1 부분(14a)으로부터 하향 절곡된 제 2 부분(14b) 및 상기 제 2 부분(14b)의 일단으로부터 연장되며, 상기 제 1 부분(14a)과 평행한 제 3 부분(14c)으로 이루어진다. 상기 제 1 리드(13)와 상기 제 2 리드(14)는 서로 대칭되는 형상을 가진다. 상기 제 2 칩(12)과 상기 제 2 리드(14)는 제 2 성형 수지부(19b)에 의해 밀봉되지만, 상기 제 2 리드의 제 3 부분(14c)의 면 중 상기 제 2 칩(12)과 반대 방향의 면은 상기 제 2 성형 수지부(19b)에 의해 밀봉되지 않는다. 상기 제 2 성형 수지부(19b) 내에는, 상기 복수의 제 2 리드(14) 각각의 제 3 부분(14c)의 면 중에서 상기 제 2 칩(12)과같은 방향의 면의 소정 영역을 노출시키는 복수의 구멍(hole)(31)이 형성된다. 상기 복수의 구멍(31) 내에는 주로 솔더(solder)로 이루어지는 제 2 전도부(18b)가 형성된다. 상기 제 2 전도부(18b)의 일단은 상기 제 2 성형 수지부(19b)의 외부로 노출된다. 상기 제 2 전도부(18b)는 상기 제 2 리드(14) 및 상기 와이어(21)를 통하여 상기 제 2 칩(12)과 전기적으로 연결된다.
상기한 본 발명에 일실시예에 의한 적층형 BLP의 제 1 패키지(40a)와 제 2 패키지(40b)는 상기 제 1 리드의 제 3 부분(13c) 중 밀봉되지 않은 부분과 상기 제 2 리드의 제 3 부분(14c) 중 밀봉되지 않은 부분을 각각 전도성 연결부(17)에 의하여 접착하여, 전기적으로 연결시킴으로써 적층된다. 상기 전도성 연결부는 주로 솔더로 이루어진다.
상기 제 1 패키지(40a)와 제 2 패키지(40b) 사이에는 막대 형태의 히트 싱크(heat sink)(15)가 내재된다. 상기의 히트 싱크(15)는 전도성이 좋은 금속으로 이루어지며, 구리, 알루미늄 등이 사용될 수 있다. 본 실시예에서는 특히 알루미늄을 사용한다. 상기의 히트 싱크(15)는 상기 전도성 연결부(17)와 연결되도록 형성되어, 상기 제 1 칩(11)과 제 2 칩(12)에서 발생한 열이 각각 제 1 리드(13)와 제 2 리드(14)를 거쳐 상기 전도성 연결부(17)까지 전도된 후, 상기 히트 싱크(15)를 통하여 외부로 배출된다. 상기의 히트 싱크(15)는 접착제(adhesive)나 써멀 갭(thermal gap)(16)을 이용하여, 상기 제 1 성형부(19a), 제 2 성형부(19b), 제 1 리드(13) 및 제 2 리드(14)에 부착된다. 본 실시예에서는 전기적 절연을 위하여 상기 히트 싱크(15)를 이루는 알루미늄 표면을 산화시켜서, 절연성의 산화막을 형성한다.
도 2 에 도시된 본 발명의 일실시예에 의한 적층형 패키지는 패키지의 상면에 외부로 노출된 제 2 전도부(18b)가 형성된다. 이를 이용하여 세 개 이상의 칩을 적층시킬 수 있고, 그 중 두 가지 예가 도 3(a), 도 3(b)에 도시되어 있다. 도시된 예 이외에도 다양한 형태로 세 개 이상의 칩을 적층하는 것이 가능하다.
도 4(a)에는 본 발명의 일실시예에서 사용되는 상기 히트 싱크(15)를 제조하는 방법이 도시되어 있다.
도시된 바와 같이, 본 발명의 일실시예에서는 히트 싱크를 각각 낱개로 제조하지 않고, 히트 싱크 스트립(heat sink strip)(100)을 이용하여 한꺼번에 제조한다. 상기의 히트 싱크 스트립(100)에는 솔더 볼(solder ball)(103)을 삽입하기 위한 복수의 구멍(102)이 배열되어 있다. 상기 솔더 볼(103)은 히트 싱크 스트립의 구멍과 같은 형태로 배열된 홈을 가지는 기판(105)에 놓여지고, 상기의 히트 싱크 스트립(100)을 상기 기판(105)에 압착시킴으로써, 히트 싱크 스트립의 각각의 구멍(102)에 상기 솔더 볼(103)이 삽입된다. 후속하는 공정에서 상기 히트 싱크 스트립(100)은 절단되어 복수의 히트 싱크로 나뉘어지게 된다.
도 4(b)에는, 도 4(a)에 도시된 방법으로 제조된 히트 싱크 스트립의 종단면이 도시되어 있다. 도시된 바와 같이, 히트 싱크 스트립(100)에 형성된 각각의 구멍에 솔더 볼(103)이 삽입된다. 알루미늄으로 이루어진 상기 히트 싱크 스트립의 양면에는 산화막(106)이 형성되어 있다. 상기의 산화막(106)은 패키지 내에서 상기의 히트 싱크 스트립(100)과 각 리드들을 절연시키는 역할을 한다. 상기의 산화막(106) 상면에는 접착제(adhesive) 또는 써멀 갭(thermal gap)(107)이 형성되어, 상기의 히트 싱크스트립을 패키지 내에 부착시키는 역할을 한다.
도 5(a) ~ 도 5(h)에는 본 발명의 일실시예에 따른 적층형 반도체 패키지를 제조하는 공정이 순차로 도시되어 있다.
먼저 도 5(a)에 도시된 바와 같이, 복수의 제 1 칩(11) 각각을 절연성 테이프(20)를 이용하여 스트립(strip)(150)의 각각의 제 1 리드(13)에 부착한다. 그 후에, 상기 각각의 제 1 리드(13)와 각각의 제 1 칩(11) 상의 칩 패드(미도시)를 와이어(21)를 이용하여 전기적으로 연결한다. 상기의 스트립(150)은 사이드 레일(side rail)(미도시) 등으로 서로 연결되어 일체를 이룬다.
다음으로 도 5(b)에 도시된 바와 같이, 상부 몰드(200a)와 하부 몰드(200b)를 이용하여, Full Molding 방식으로 몰딩(molding) 공정을 실시하여, 제 1 성형 수지부(19a)를 형성한다. 상기 하부 몰드(200b)의 하면에는 복수의 돌출부(202)가 소정 간격으로 이격되어 형성되어 있다.
도 5(c)에는 도 5(b)에 도시된 방법으로 몰딩을 완료한 후의 형태가 도시되어 있다. 도시된 바와 같이, 상기 돌출부(202)로 인하여 상기 제 1 성형 수지부(19a) 내에 상기 스트립(150) 하면 중 소정 영역을 노출시키는 복수의 구멍(hole)(30)이 형성된다.
다음으로 도 5(d)에 도시된 바와 같이, 상기 구멍(30)에 솔더(solder)를 채워서 복수의 제 1 전도부(18a)를 형성함으로써, 외부 단자를 제외한 제 1 패키지의 제조를 완료한다.
다음으로 도 5(e)에 도시된 바와 같이, 상기한 제 1 패키지(40a)를 제조하는 방법과대응하는 방법으로 제 2 패키지(40b)를 제조한 후, 상기 제 1 패키지(40a) 내의 칩 패드(미도시)와 상기 제 2 패키지(40b) 내의 칩 패드가 서로 대향되도록 배열한다. 상기 대향된 제 1 패키지(40a)와 제 2 패키지(40b) 사이에는 도 4(b)에 도시된 히트 싱크 스트립(100)을 위치시킨다. 이 때, 상기 히트 싱크 스트립(100) 내에 형성된 솔더 볼(103)과 상기 제 1 전도부(18a)와 제 2 전도부(18b)가 수직 상태에서 일렬로 배열하도록 한다.
다음으로 도 5(f)에 도시된 바와 같이, 도 5(e)에 도시된 상태에서 일정한 압력과 온도를 가하여 솔더 리플로(solder flow) 공정을 실시함으로써, 스트립 상태의 적층 구조를 만든다. 이어서, 상기 제 1 성형부(19a) 외부로 노출된 상기 제 1 전도부(18a)의 일단에 주로 솔더 볼 형태의 외부 단자(22)를 부착한다.
다음으로 도 5(g)에 도시된 바와 같이, 휠(wheel)을 이용한 소오 방법(saw method)으로 도 5(f)에 도시된 스트립 상태의 적층 구조를 원하는 크기의 개별 적층형 칩 사이즈 패키지(unit stack chip size package)로 절단한다.
도 5(h)에는 상기한 공정으로 제조한 적층형 칩 사이즈 패키지가 도시되어 있다.
상기한 바와 같이, 본 발명에 의한 적층형 반도체 패키지는 별도의 개별 패키지를 각각 제작한 후 적층하는 것이 아니라, 스트립 단위로 몰딩 공정 및 적층 공정을 실시한 후 소오 방법으로 절단하여 제조하기 때문에, 적층 시 발생하는 불량을 감소시킬 수 있고, 생산성 증대 및 원가 절감을 가져올 수 있는 효과가 있다.
또한, 본 발명은 적층형 패키지 내에 히트 싱크를 내재시킴으로써, 고속 소자(highspeed device)나 열 방출량이 많은 소자(high thermal dissipation device) 작동 시 발생하는 열을 효율적으로 방출시킬 수 있기 때문에, 열로 인하여 생기는 소자의 오 동작을 방지하여 소자의 안정성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 외부 단자로서 외부 리드를 사용하지 않고, 패키지 하면에 설치된 솔더 볼을 사용하기 때문에, 패키지의 크기를 칩 사이즈(chip size)까지 줄일 수 있는 효과가 있다.
또한 본 발명에서는 패키지 상면에 노출된 전도부를 이용하여 세 개 이상의 칩을 적층시킬 수 있는 효과가 있다.
본 발명은 상기에 설명되고 도면에 예시된 것에 의해 한정되는 것은 아니며, 다음에 기재되는 청구의 범위 내에서 더 많은 변형 및 변용예가 가능한 것임은 물론이다.

Claims (5)

  1. 제 1 칩과;
    일면(一麵)에서 상기 제 1 칩에 절연성 접착 부재로 부착되고, 상기 제 1 칩과 전기적으로 연결되어 있는 복수의 제 1 리드(lead)와;
    상기 제 1 칩과 상기 제 1 리드를 밀봉하며, 상기 복수의 제 1 리드 각각의 소정 영역을 노출시키는 구멍(hole)을 포함하며, 상기 제 1 리드 각각의 면들 중에서 상기 구멍과 반대 방향에 위치하는 면들의 소정 영역을 노출시키는 제 1 성형 수지부(molding compound)와;
    상기 제 1 성형 수지부에 포함된 상기 구멍 내에 형성된 제 1 전도부와;
    상기 제 1 전도부와 전기적으로 연결되는 외부 단자와;
    제 2 칩과;
    일면에서 상기 제 2 칩에 상기 절연성 접착 부재로 부착되고, 상기 제 2 칩과 전기적으로 연결되어 있는 복수의 제 2 리드와;
    상기 제 2 칩과 제 2 리드를 밀봉하며, 상기 제 2 리드의 소정 영역을 노출시키는 제 2 성형 수지부와;
    상기 제 1 리드 중 상기 제 1 성형 수지부에 의해 노출된 면과 상기 제 2 리드 중 상기 제 2 성형 수지부에 의해 노출된 면을 전기적으로 연결하는 복수의 전도성 연결부와;
    상기 제 1 성형 수지부와 상기 제 2 성형 수지부 사이에 부착되어 형성되며, 상기복수의 전도성 연결부와 연결되는 히트 싱크(heat sink)를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제 2 성형 수지부 내에, 상기 각각의 제 2 리드의 면들 중에서 상기 제 2 성형 수지부에 의해 노출된 면과 반대 방향에 위치하는 면들의 소정 영역을 노출시키는 구멍이 형성되어 있고, 상기 제 2 성형 수지부에 형성된 상기 구멍 내에 제 2 전도부가 위치하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항의 반도체 패키지에 추가하여,
    상기 제 2 전도부를 통하여 상기 제 1 칩 및 제 2 칩과 전기적으로 연결되는 한 개 이상의 칩을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 복수의 제 1 리드를 포함하는 제 1 스트립(strip)을 준비하는 단계와;
    상기 제 1 리드에 제 1 칩을 절연성 접착 부재를 이용하여 부착하는 단계와;
    상기 제 1 칩과 상기 제 1 리드를 전기적으로 연결시키는 단계와;
    제 1 몰드와 복수의 돌출부가 형성되어 있는 제 2 몰드를 이용하여 상기 제 1 칩과 상기 제 1 스트립을 몰딩하여, 상기 제 1 리드 중 소정 영역을 제외한 나머지 부분을 밀봉하는 단계와;
    상기 제 2 몰드의 돌출부에 의하여 형성된 구멍에 제 1 전도부를 형성하는 단계와;
    복수의 제 2 리드를 포함하는 제 2 스트립을 준비하는 단계와;
    상기 제 2 리드에 제 2 칩을 절연성 접착 부재를 이용하여 부착하는 단계와;
    상기 제 2 칩과 상기 제 2 리드를 전기적으로 연결시키는 단계와;
    제 1 몰드와 복수의 돌출부가 형성되어 있는 제 2 몰드를 이용하여 상기 제 2 칩과 상기 제 2 스트립을 몰딩하여, 상기 제 2 리드 중 소정 영역을 제외한 나머지 부분을 밀봉하는 단계와;
    상기 하부 몰드의 돌출부에 의하여 형성된 구멍에 제 2 전도부를 형성하는 단계와;
    상기 제 1 리드와 상기 제 2 리드 중 밀봉되지 않은 부분을 대향시키는 단계와;
    소정 간격으로 이격 형성된 솔더 볼을 포함하는 히트 싱크 스트립을 상기 제 1 리드와 제 2 리드 사이에 위치시키는 단계와;
    상기 제 1 리드, 제 2 리드 및 상기 솔더 볼을 수직 상태에서 일렬로 배열하는 단계와;
    상기 히트 싱크 스트립을 상기 제 1 리드와 제 2 리드에 부착하는 단계와;
    상기 제 1 전도부의 일단에 외부 단자를 부착시키는 단계와;
    상기 제 1 스트립과 상기 제 2 스트립과 히트 싱크 스트립을 절단하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조 방법.
  5. 제 4 항에 있어서,
    상기 히트 싱크 스트립은 복수의 구멍이 배열되어 있는 스트립을 준비하는 단계와;
    상기 히트 싱크 스트립 내의 구멍에 솔더 볼을 삽입하는 단계로 제조되는 것을 특징으로 하는 반도체 패키지 제조 방법.
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