KR20010058209A - Method of forming metal line with dual damascene process - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 있어서, 보다 구체적으로는저 유전 상수를 갖는 유전체를 층간 절연막 사이에 개재함으로써, 신호 전달 속도를 향상시키고, 금속 식각 공정에서 발생하는 부식이나 스크래치(Scratch) 등의 문제점을 해결할 수 있는 금속 배선 형성 방법에 관한 것이다.In the method of forming a metal wiring of a semiconductor device, more specifically, by interposing a dielectric having a low dielectric constant between the interlayer insulating films, the signal transmission speed is improved, and corrosion, scratches, etc. generated in the metal etching process, etc. It relates to a metal wiring forming method that can solve the problem.
일반적으로, 폴리 실리콘 또는 금속 등을 이용한 배선은 두 가지 방법으로 형성되고 있다.In general, wiring using polysilicon or metal is formed in two ways.
첫 번째 방법은 배선을 형성하기 위한 층 상에 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각 장벽으로 하는 플라즈마 식각 공정으로 상기 배선층을 직접 식각함으로써 원하는 형태의 배선을 형성하는 방법이다. 그런데, 이 방법은 배선의 임계 치수(critical dimension)가 감소되고 있는 추세에서, 그 전기적 특성의 확보가 매우 어려운 문제점이 있다.The first method is a method of forming a wiring of a desired shape by forming a photoresist pattern on a layer for forming a wiring and directly etching the wiring layer by a plasma etching process using the photoresist pattern as an etching barrier. However, this method has a problem that it is very difficult to secure the electrical characteristics in the trend that the critical dimension of the wiring is reduced.
두 번째 방법은 다마신 공정을 이용한 방법으로서, 먼저, 제 1 층간 절연막의 일부분을 식각, 제거하여 콘택홀을 형성한 후, 상기 콘택홀 내에 전도성 물질을 매립시켜 플러그를 형성한다. 그런 다음, 상기 결과물 상에 제 2 층간 절연막을 형성하고, 상기 제 2 층간 절연막을 식각하여 상기 플러그를 노출시킴과 동시에 라인 형태를 갖는 스페이싱 패턴(spacing pattern)을 형성한다. 그리고 나서, 상기 스페이싱 패턴 내에 배선막을 매립시켜, 상기 플러그와 콘택되는 배선을 형성하는 방법이다.The second method is a method using a damascene process. First, a portion of the first interlayer insulating layer is etched and removed to form a contact hole, and then a plug is formed by filling a conductive material in the contact hole. Then, a second interlayer insulating film is formed on the resultant, the second interlayer insulating film is etched to expose the plug, and a spacing pattern having a line shape is formed. Then, a wiring film is embedded in the spacing pattern to form a wiring contacting the plug.
특히, 상기와 같이 자기-정렬 콘택(Self Aligned Contact) 방식을 이용하여 연속적으로 하부 소자를 배선층에 접촉하는 콘택홀을 형성하고, 상기 콘택홀 및 배선용 트렌치를 동시에 매립하여, 플러그 및 배선층을 형성하는 방법을 이중 다마신방법(Dual Damascene)이라고 한다.In particular, by using a self-aligned contact (Self Aligned Contact) method as described above to form a contact hole for continuously contacting the lower element to the wiring layer, and simultaneously filling the contact hole and the wiring trench, to form a plug and wiring layer The method is called Dual Damascene.
이 방법은 전자의 방법 보다 상대적으로 우수한 전기적 특성을 얻을 수 있으며, 아울러 공정이 단축되어 비용이 적게 들며, 플러그 및 배선 트렌치의 노출시 발생되는 패턴의 오정렬로 인한 오류가 억제되는 효과가 있다.This method can obtain electrical characteristics that are relatively better than the former method, and the process is shortened and inexpensive, and the error due to misalignment of the pattern generated when the plug and the wiring trench are exposed can be suppressed.
특히, 최근 들어 집적도가 증가하는 반도체 소자에 있어서 소자와 소자간의 연결을 위한 공정 마진이 극도로 줄어들게 됨에 따라, 종래의 배선 형성 공정으로 진행하는 경우에는 콘택 및 배선 형성 과정에서 전도층 간의 단락이 발생하여 전기적 특성이 악화되는 문제점이 발생하기 때문에, 상기와 같은 다마신 공정을 이용한 배선 공정이 크게 이용되고 있다.In particular, in recent years, as semiconductor devices increase in integration density, process margins for connecting devices to devices have been extremely reduced, so that a short circuit between conductive layers occurs in the process of forming a contact and wiring when proceeding to a conventional wiring forming process. Therefore, a problem of deterioration of electrical characteristics occurs, and thus, a wiring process using the damascene process as described above is widely used.
도 1a 내지 도 1b는 종래 기술에 따른 이중 다마신 공정을 이용한 반도체 소자의 배선 형성 방법을 설명하기 위한 공정 단면도이다.1A to 1B are cross-sectional views illustrating a wiring forming method of a semiconductor device using a dual damascene process according to the related art.
도 1a를 참조하면, 트랜지스터 등과 같은 하부 패턴들(도시안됨)이 형성된 반도체 기판(1) 상에 폴리 실리콘으로 이루어진 하부 배선층(2) 및 하부 절연막(3)을 형성하고, 상기 하부 배선층(2)과 하부 절연막(3)이 덮이도록 그 상부에 층간 절연막(4) 및 상부 절연막(5)을 차례로 형성한다.Referring to FIG. 1A, a lower wiring layer 2 and a lower insulating layer 3 made of polysilicon are formed on a semiconductor substrate 1 on which lower patterns (not shown), such as a transistor, are formed, and the lower wiring layer 2 is formed. The interlayer insulating film 4 and the upper insulating film 5 are formed in this order so that the and the lower insulating film 3 are covered.
그런 다음, 도 1b에 도시된 것과 같이, 상기 제 2 층간 절연막(5)과 제 1 층간 절연막(4)을 차례로 식각해서, 하부 배선층(2)의 일부분을 노출시키는 콘택홀(6) 및 배선용 트렌치(7)를 형성한다. 그리고, 상기 콘택홀(6)과 배선용 트렌치(7)가 완전히 매립될 정도의 충분한 두께로 상부 층간 절연막(5a) 상에 텅스텐 등의 도전용 금속막을 증착하고, 상부 절연막(5a)이 노출되도록 상기 금속막을 화학적 기계 연마(Chemical Mechanical Polishing: CMP) 공정으로 연마하여 표면 평탄화를 얻음과 동시에 상기 콘택홀(6) 내의 플러그(8)와 배선용 트렌치(7) 내의 상부 배선층(9)을 형성한다.Then, as shown in FIG. 1B, the second interlayer insulating film 5 and the first interlayer insulating film 4 are sequentially etched to expose a contact hole 6 and a wiring trench for exposing a portion of the lower wiring layer 2. (7) is formed. Then, a conductive metal film such as tungsten is deposited on the upper interlayer insulating film 5a to a thickness sufficient to completely fill the contact hole 6 and the wiring trench 7, and the upper insulating film 5a is exposed. The metal film is polished by a chemical mechanical polishing (CMP) process to obtain surface planarization, and at the same time, the plug 8 in the contact hole 6 and the upper wiring layer 9 in the wiring trench 7 are formed.
상기와 같은 구조의 배선을 형성하는 경우에는, 상부 절연막(5)을 식각하는 과정과 층간 절연막(4)을 식각하는 두 가지의 식각 공정이 요구된다.When the wiring having the above structure is formed, two etching processes for etching the upper insulating film 5 and etching the interlayer insulating film 4 are required.
그러나, 상기와 같이 다마신 공정을 통하여 금속 배선을 형성하는 경우에는 산화막이나 BPSG(Boro Phospho Silicate Glass), PE-USG(Plasma Enhanced-Undoped Silicate Glass), 또는 고밀도 플라즈마(High Density Plasma: HDP) USG 등을 층간 절연막으로 사용하였는데, 상부 금속 배선과 하부 금속 배선 사이의 기생 커패시턴스 성분에 의하여 신호 전달이 지연되어 메모리 소자의 동작 속도를 저하시키는 원인이 되고 있다.However, in the case of forming the metal wiring through the damascene process as described above, however, an oxide film, Boro Phospho Silicate Glass (BPSG), Plasma Enhanced-Undoped Silicate Glass (PE-USG), or High Density Plasma (HDP) USG is used. Etc. are used as the interlayer insulating film, but signal transmission is delayed by the parasitic capacitance component between the upper metal wiring and the lower metal wiring, causing the operation speed of the memory element to decrease.
또한, 하부의 확산 방지용 금속막과 상부 배선용 금속막으로 이루어진 금속 배선을 화학적 기계 연마 공정으로 동시에 연마하는 경우에, 하부의 확산 방지용 금속막의 연마 속도가 느리기 때문에 부식이 발생하고, 스크래치가 발생하여 메모리 소자의 특성을 열화시키는 원인으로 작용한다.In addition, when simultaneously polishing a metal wiring including a lower diffusion preventing metal film and an upper wiring metal film by a chemical mechanical polishing process, the lower diffusion prevention metal film has a slower polishing rate, causing corrosion and scratches. It acts as a cause of deterioration of device characteristics.
또한, 상부 금속 배선층과 확산 방지용 금속막을 동시에 식각하는 경우에는 화학적 기계 연마 공정 후에 남는 불순물을 제거하기 위하여, 별도의 세정 공정을 진행하여야 하는데, 그에 따른 장비 투자 비용이 많이 들고, 효과적인 세정 공정이 마련되어 있지 못한 실정이다.In addition, in the case of etching the upper metal wiring layer and the diffusion preventing metal film at the same time, a separate cleaning process must be performed to remove impurities remaining after the chemical mechanical polishing process, resulting in high equipment investment cost and effective cleaning process. There is no situation.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 저 유전 상수를 가지는 유전체를 층간 절연막 사이에 개재하여 신호 전달 속도를 향상시키고, 확산 방지용 금속막과 배선용 금속막을 각각 제거함으로써, 부식이나 스크래치 등의 불량 원인을 방지할 수 있는 금속 배선 형성 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and improves the signal transmission speed by interposing a dielectric having a low dielectric constant between the interlayer insulating films, and removes the diffusion preventing metal film and the wiring metal film, respectively, such as corrosion or scratch. It is an object of the present invention to provide a method for forming a metal wiring that can prevent the cause of failure.
도 1a 내지 도 1b는 종래의 이중 다마신 공정을 이용한 금속 배선 형성 방법을 나타내는 공정별 단면도,1a to 1b is a cross-sectional view for each process showing a metal wiring forming method using a conventional dual damascene process,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 이중 다마신 공정을 이용한 금속 배선 형성 방법을 나타내는 각 공정별 단면도.2A to 2F are cross-sectional views of respective processes illustrating a method for forming metal wirings using a dual damascene process according to an exemplary embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 명칭)(Name of the code for the main part of the drawing)
20: 반도체 기판 21: 하부 배선층20: semiconductor substrate 21: lower wiring layer
22: 하부 절연막 23: 저 유전성 절연막22: lower insulating film 23: low dielectric insulating film
24: 상부 절연막 25: 확산 방지용 금속막24: upper insulating film 25: diffusion preventing metal film
26A: 상부 금속 배선층 26B: 패드 패턴26A: upper metal wiring layer 26B: pad pattern
27: 캡핑층 30: 상부 배선용 트렌치27: capping layer 30: trench for upper wiring
31: 콘택홀 32: 패드 형성용 트렌치31: contact hole 32: trench for forming a pad
상기한 목적을 달성하기 위하여, 본 발명의 금속 배선 형성 방법은 소정의 패턴이 형성된 반도체 기판 상에 일정 형태의 하부 금속 배선층을 형성하고, 그 상부에 하부 절연막을 형성하는 단계와, 상기 하부 절연막 상에 저 유전성 절연막을 증착한 후에, 하부 절연막이 노출되도록 저 유전성 절연막의 일정 두께를 제거하는 단계와, 상기 하부 절연막과 저 유전성 절연막 상에 상부 절연막을 형성하고, 하부 배선층의 일부가 노출되는 상부 배선용 트렌치 및 콘택홀, 저 유전성 절연막의 일부가 노출되도록 주변 영역의 패드 형성용 트렌치를 각각 형성하는 단계와, 상기 결과물 상에 확산 방지용 금속막 및 상부 금속 배선층을 차례로 형성하는 단계와, 상기 확산 방지용 금속막을 식각 정지층으로 하여 상부 금속 배선층을 제거하여 상부 금속 배선 및 패드용 금속 배선을 형성하는 단계와, 남아있는 확산 방지용 금속막을 제거한 후에 상부 금속 배선 및 패드용 금속 배선이 덮이도록 캡핑층을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the metal wiring forming method of the present invention comprises the steps of forming a lower metal wiring layer of a predetermined shape on a semiconductor substrate formed with a predetermined pattern, and forming a lower insulating film on the lower insulating film, After depositing the low dielectric insulating film on the semiconductor substrate, removing a predetermined thickness of the low dielectric insulating film so that the lower insulating film is exposed, forming an upper insulating film on the lower insulating film and the low dielectric insulating film, and exposing a portion of the lower wiring layer. Forming a trench for forming a pad in a peripheral region so that a portion of the trench, the contact hole, and the low dielectric insulating film is exposed, sequentially forming a diffusion preventing metal film and an upper metal wiring layer on the resultant, and the diffusion preventing metal Remove the upper metallization layer with the film as an etch stop layer to remove the upper metallization and l And forming a metal wiring, after removing the remaining diffusion-resistant metal film with an upper metal wiring and the metal wiring so as to cover the pad it characterized in that it comprises: forming a capping layer.
상기 하부 절연막은 PE-CVD(Plasma Enhanced Chemical Vapor Deposition) 방법으로 형성한 SiOC 또는 SiOF 인 것을 특징으로 한다.The lower insulating film is SiOC or SiOF formed by the Plasma Enhanced Chemical Vapor Deposition (PE-CVD) method.
상기 저 유전성 절연막은 스핀 코팅 방법으로 형성한 HSQ(HydrogenSilsesQuioxane), SOP(Spin On Polymer) 또는 폴리 이미드인 것을 특징으로 한다.The low dielectric insulating film is HSQ (Hydrogen Silses Quixane), SOP (Spin On Polymer) or polyimide formed by a spin coating method.
상기 저 유전성 절연막은 고밀도 플라즈마(High Density Plasma: HDP) 방식으로 형성한 후에, 화학적 기계 연마 공정(Chemical Mechanical Polishing)을 통하여 평탄화시키는 것을 특징으로 한다.The low dielectric insulating film is formed by a high density plasma (High Density Plasma (HDP)) method, it characterized in that the planarization through chemical mechanical polishing (Chemical Mechanical Polishing).
상기 저 유전성 절연막은 화학적 기계 연마 공정(Chemical Mechanical Polishing) 또는 에치백(Etchback)으로 제거하는 것을 특징으로 한다.The low dielectric insulating film may be removed by chemical mechanical polishing or etching.
상기 확산 방지용 금속막은 Ti/TiN 또는 Ta/TaN를 사용하는 것을 특징으로 한다.The diffusion preventing metal film is characterized by using Ti / TiN or Ta / TaN.
상기 상부 금속 배선층은 상부 배선용 트렌치 두께의 1/4 이상의 두께로 상부 절연막 상에 형성되도록 하는 것을 특징으로 한다.The upper metal wiring layer is formed on the upper insulating film to a thickness of 1/4 or more of the thickness of the trench for the upper wiring.
상기 상부 금속 배선층은 알루미늄 또는 구리를 사용하는 것을 특징으로 한다.The upper metal wiring layer is characterized by using aluminum or copper.
상기 상부 금속 배선층은 화학적 기상 증착법(CVD), 물리적 기상 증착법(Physical Vapor Deposition: PVD), 또는 전기 도금(Electroplate) 방법으로 형성하는 것을 특징으로 한다.The upper metal wiring layer is formed by chemical vapor deposition (CVD), physical vapor deposition (Physical Vapor Deposition) (PVD), or electroplating (Electroplate) method.
상기 상부 금속 배선층은 화학적 기계 연마 공정을 제거하는 것을 특징으로 한다.The upper metallization layer is characterized by removing a chemical mechanical polishing process.
상기 상부 금속 배선층을 제거하는 단계는 화학적 기계 연마 공정을 진행한 후에, 남아있는 현탁액(Slurry)을 제거하기 위한 스크러빙(Scrubbing) 공정을 더 포함하는 것을 특징으로 한다.The removing the upper metal wiring layer may further include a scrubbing process for removing the remaining suspension after the chemical mechanical polishing process.
상기 확산 방지용 금속막은 에치백으로 제거하는 것을 특징으로 한다.The diffusion preventing metal film may be removed by an etch back.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명은 절연막 사이에 저 유전 상수를 갖는 유전체를 삽입하여 상부 금속 배선과 하부 금속 배선 사이의 기생 커패시턴스(Capacitance)를 감소시키고, 상부 금속 배선층과 확산 방지용 금속막을 화학적 기계 연마 공정과, 에치백으로 각각 제거함으로써 금속의 부식 및 스크래치 등의 문제점을 해결한다.The present invention reduces the parasitic capacitance between the upper metal wiring and the lower metal wiring by inserting a dielectric having a low dielectric constant between the insulating film, and the upper metal wiring layer and the diffusion preventing metal film by chemical mechanical polishing process and etch back. The removal of each solves problems such as corrosion and scratching of the metal.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 금속 배선 형성 방법을 설명하기 위한, 각 공정별 단면도를 도시한 것이다.2A to 2F illustrate cross-sectional views of respective processes to explain a method for forming metal wirings according to an exemplary embodiment of the present invention.
먼저, 도 2a를 참조하면, 본 발명의 금속 배선 형성 방법은 트랜지스터와 같은 하부 패턴이 형성된 반도체 기판(20) 상에 소정 형태의 하부 배선층(21)을 형성하고, 하부 배선층(21)이 덮이도록 반도체 기판(20) 상에 하부 절연막(22)을 형성한다.First, referring to FIG. 2A, the metal wiring forming method of the present invention forms a lower wiring layer 21 of a predetermined shape on a semiconductor substrate 20 on which a lower pattern such as a transistor is formed, and covers the lower wiring layer 21. The lower insulating film 22 is formed on the semiconductor substrate 20.
상기 하부 절연막(22)은 PE-CVD 방식으로 형성한 SiOC 또는 SiOF를 사용하는데, 이후 상부 배선용 트렌치 형성 과정에서 하부 절연막(22)의 탄소(C) 또는 불소(F) 성분이 식각 정지점으로 작용한다.The lower insulating film 22 uses SiOC or SiOF formed by PE-CVD. After that, the carbon (C) or fluorine (F) component of the lower insulating film 22 serves as an etch stop during the formation of the upper wiring trench. do.
그런 다음, 도 2b에 도시된 바와 같이, 저 유전 상수를 갖는 물질을 하부 절연막(22) 상에 증착하고, 하부 절연막(22)이 노출되도록 일정 부분을 식각하여 저 유전성 절연막(23)을 형성한다. 상기 저 유전성 절연막(23)은 상부 금속 배선과 하부 금속 배선 사이의 기생 커패시턴스를 줄여주는 역할을 하는 것으로서, 스핀 코팅에 의해 형성된 HSQ, SOP, 또는 폴리 이미드를 사용한다.Then, as shown in FIG. 2B, a material having a low dielectric constant is deposited on the lower insulating film 22, and a portion of the lower insulating film 22 is etched to form the low dielectric insulating film 23. . The low dielectric insulating film 23 serves to reduce the parasitic capacitance between the upper metal wiring and the lower metal wiring, and uses HSQ, SOP, or polyimide formed by spin coating.
또는, 하부 배선층(21)의 선폭이 미세한 경우에는 고밀도 플라즈마(HDP) 방식으로 형성한 후에, 화학적 기계 연마 공정으로 평탄화 함으로써, 다마신 공정을 보다 용이하게 진행하도록 할 수 있다.Alternatively, when the line width of the lower wiring layer 21 is minute, the damascene process can be more easily performed by forming it by a high-density plasma (HDP) method and then flattening it by a chemical mechanical polishing process.
그리고, 상기 저 유전성 절연막(23)은 화학적 기계 연마 공정(CMP) 또는 에치백으로 제거하여, 하부 배선층(21) 상부에는 남아있지 않도록 한다.The low dielectric insulating film 23 is removed by chemical mechanical polishing (CMP) or etch back so as not to remain on the lower wiring layer 21.
그 후에, 도 2c에 도시된 바와 같이, 하부 절연막(22)과, 저 유전성 절연막(23) 상에 절연용 산화막 또는 질화막을 증착하고, 다마신 공정을 진행하여 하부 배선층(21)이 노출되도록 상부 배선용 트렌치(30) 및 콘택홀(31)을 형성한다. 또한, 주변 영역에는 저 유전성 절연막(23)이 노출되도록 패드 형성용 트렌치(32)를 형성한다.After that, as shown in FIG. 2C, an insulating oxide film or a nitride film is deposited on the lower insulating film 22 and the low dielectric insulating film 23, and a damascene process is performed to expose the lower wiring layer 21. The wiring trench 30 and the contact hole 31 are formed. In addition, a pad forming trench 32 is formed in the peripheral region so that the low dielectric insulating film 23 is exposed.
이 때, 상부 배선용 트렌치(30)는 하부 절연막(22a)으로 사용되는 SiOC의 탄소(C) 성분 또는 SiOF의 불소(F) 성분을 식각 정지점으로 사용하고, 하부의 콘택홀(21)은 하부 배선층(21)이 노출되는 지점을 식각 정지점으로 하여 형성한다.At this time, the upper wiring trench 30 uses the carbon (C) component of SiOC or the fluorine (F) component of SiOF used as the lower insulating film 22a as an etch stop point, and the lower contact hole 21 has a lower portion. The point where the wiring layer 21 is exposed is formed as an etch stop point.
그리고 나서, 도 2d에 도시된 바와 같이, 상부 배선용 트렌치(30) 및 콘택홀(31), 패드 형성용 트렌치(32)가 덮이도록, 확산 방지용 금속막(25)과 상부 금속 배선층(26)을 차례로 형성한다. 상기 확산 방지용 금속막(25)은 Ti/TiN 또는 Ta/TaN를 사용한다. 그리고, 상부 금속 배선층(26)은 알루미늄(Al) 또는 구리(Cu)를 사용하는 화학적 기상 증착법(CVD) 또는 물리적 기상 증착법(PVD), 전기 도금 방식을 사용할 수 있다.Then, as illustrated in FIG. 2D, the diffusion barrier metal film 25 and the upper metal wiring layer 26 are covered to cover the upper wiring trench 30, the contact hole 31, and the pad forming trench 32. Form in turn. The diffusion preventing metal film 25 uses Ti / TiN or Ta / TaN. In addition, the upper metal wiring layer 26 may use chemical vapor deposition (CVD), physical vapor deposition (PVD), or electroplating using aluminum (Al) or copper (Cu).
이 때, 형성되는 상부 금속 배선층(26)은 상부 배선용 트렌치(30)와 콘택홀(31), 패드 형성용 트렌치(32)가 충분히 덮이도록 트렌치(30) 두께의 1/4 이상으로 형성한다.In this case, the upper metal wiring layer 26 is formed to be 1/4 or more of the thickness of the trench 30 so that the upper wiring trench 30, the contact hole 31, and the pad forming trench 32 are sufficiently covered.
그런 다음, 도 2e에 도시된 바와 같이, 확산 방지용 금속막(25)을 식각 정지층으로 하여 화학적 기계 연막 공정으로 상부 금속 배선층(26)을 식각함으로써, 상부 금속 배선(26A) 및 패드 패턴(26B)을 형성한다. 이 때, 셀 영역에서 넓은 금속 패턴이나, 주변 영역의 패드 패턴(26B)에서 디싱(Dishing)이 발생할 수 있다.Then, as shown in FIG. 2E, the upper metal wiring layer 26 is etched by a chemical mechanical smoke deposition process using the diffusion preventing metal film 25 as an etch stop layer, thereby forming the upper metal wiring 26A and the pad pattern 26B. ). At this time, dishing may occur in the wide metal pattern in the cell region or the pad pattern 26B in the peripheral region.
그 후에, 도 2f에 도시된 바와 같이, 남아있는 확산 방지용 금속막(25)을 에치백 공정으로 제거하고, 상부에 캡핑층(27)을 형성하여 상부 금속 배선을 완성한다.Thereafter, as shown in FIG. 2F, the remaining diffusion preventing metal film 25 is removed by an etch back process, and a capping layer 27 is formed on the upper portion to complete the upper metal wiring.
여기에서, 상부 금속 배선(26A) 및 패드 패턴(26B)을 형성한 후에, 연속적으로 확산 방지용 금속막(25)을 제거할 수도 있으나, 화학적 기계 연막 공정에 의해서 잔류하는 현탁액을 제거하기 위하여, 스크러빙 과정을 함께 진행할 수도 있다. 이처럼, 화학적 기계 연마 공정으로 상부 금속 배선층(26)을 제거하는 과정과, 확산 방지용 금속막(25)을 제거하는 에치백 과정을 별도의 공정으로 진행함으로써, 상부 금속 배선층(26)과 확산 방지용 금속막(25)을 동시에 제거하는 종래의 화학적 기계 연마 공정에서처럼 불순물의 발생을 줄일 수 있다. 따라서, 불순물을 제거하기 위한 별도의 세정 공정을 생략할 수 있다.Here, after the upper metal wiring 26A and the pad pattern 26B are formed, the diffusion preventing metal film 25 may be removed continuously, but in order to remove the remaining suspension by a chemical mechanical smoke forming process, scrubbing is performed. You can also go through the process together. As such, the process of removing the upper metal wiring layer 26 and the etch back process of removing the diffusion preventing metal film 25 by a chemical mechanical polishing process are performed in separate processes, thereby forming the upper metal wiring layer 26 and the diffusion preventing metal. The occurrence of impurities can be reduced as in the conventional chemical mechanical polishing process of simultaneously removing the film 25. Therefore, a separate cleaning process for removing impurities can be omitted.
또한, 확산 방지용 금속막(25)을 별도의 에치백 공정으로 제거하는 과정에서, 넓은 영역에 형성되는 금속층 및 패드 패턴에 발생하는 디싱 현상을 한층 더감소시킴으로써, 메모리 소자의 특성을 더욱 향상시킬 수 있다.In addition, in the process of removing the diffusion preventing metal film 25 by a separate etch back process, the dishing phenomenon occurring in the metal layer and the pad pattern formed in the wide area can be further reduced, thereby further improving the characteristics of the memory device. have.
또한, 별도의 에치백 공정으로 확산 방지용 금속막(25)을 완전히 제거할 수 있기 때문에, 부드러운 금속 배선과 단단한 금속막(확산 방지용 금속막)의 접촉에 의해 발생하는 스크래치를 최소화할 수 있다.In addition, since the diffusion preventing metal film 25 can be completely removed by a separate etch back process, scratches caused by contact between the soft metal wire and the hard metal film (diffusion preventing metal film) can be minimized.
이상에서 자세히 설명한 바와 같이, 본 발명의 금속 패턴 형성 방법에 따르면, 절연막 사이에 저 유전성 유전체를 개재함으로써 상부 금속 배선과 하부 금속 배선 사이의 기생 커패시턴스를 감소시키고, 그에 따라 메모리 소자의 신호 전달 속도를 향상시켜서, 전체적인 소자의 동작 특성을 개선할 수 있다.As described in detail above, according to the metal pattern forming method of the present invention, by interposing a low dielectric dielectric between the insulating film, the parasitic capacitance between the upper metal wiring and the lower metal wiring is reduced, thereby improving the signal transmission speed of the memory device. By improving, the operating characteristics of the overall device can be improved.
또한, 상부 금속 배선층과 하부의 확산 방지용 금속막을 각각 별도의 식각 과정으로 제거함으로써, 금속 부식 및 스크래치 등의 문제점을 해결할 수 있다.In addition, by removing the upper metal wiring layer and the lower diffusion preventing metal film, respectively, by a separate etching process, problems such as metal corrosion and scratches can be solved.
또한, 상부 금속 배선층과 확산 방지용 금속막을 동시에 화학적 기계 연마 공정으로 제거하는 경우에 발생하는 불순물을 감소시킬 수 있어서, 별도의 세정 공정을 생략할 수 있고, 그에 따라 추가적인 장비 비용을 절감하여, 경제성을 확보할 수 있는 이점이 있다.In addition, impurities generated when the upper metal wiring layer and the diffusion preventing metal film are simultaneously removed by a chemical mechanical polishing process can be reduced, so that a separate cleaning process can be omitted, thereby reducing additional equipment cost and economical efficiency. There is an advantage to be secured.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.Hereinafter, this invention can be implemented in various changes in the range which does not deviate from the summary.
Claims (12)
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100498454B1 (en) * | 2002-09-03 | 2005-07-01 | 삼성전자주식회사 | Method for creating a damascene interconnect using a two-step plating process |
| KR100919999B1 (en) * | 2007-12-28 | 2009-10-05 | 주식회사 동부하이텍 | Method for forming inter metal dielectric layer of the semiconductor device with damascene metal line |
| KR101497544B1 (en) * | 2008-06-03 | 2015-03-03 | 삼성전자주식회사 | Method for patterning of semiconductor device |
| WO2021143180A1 (en) * | 2020-01-17 | 2021-07-22 | 长鑫存储技术有限公司 | Semiconductor device and semiconductor device preparation method |
| US11682630B2 (en) | 2020-07-31 | 2023-06-20 | Samsung Electronics Co., Ltd. | Semiconductor package |
-
1999
- 1999-12-24 KR KR1019990061720A patent/KR20010058209A/en not_active Application Discontinuation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100498454B1 (en) * | 2002-09-03 | 2005-07-01 | 삼성전자주식회사 | Method for creating a damascene interconnect using a two-step plating process |
| KR100919999B1 (en) * | 2007-12-28 | 2009-10-05 | 주식회사 동부하이텍 | Method for forming inter metal dielectric layer of the semiconductor device with damascene metal line |
| KR101497544B1 (en) * | 2008-06-03 | 2015-03-03 | 삼성전자주식회사 | Method for patterning of semiconductor device |
| WO2021143180A1 (en) * | 2020-01-17 | 2021-07-22 | 长鑫存储技术有限公司 | Semiconductor device and semiconductor device preparation method |
| US12027418B2 (en) | 2020-01-17 | 2024-07-02 | Changxin Memory Technologies, Inc. | Semiconductor devices and preparation methods thereof |
| US11682630B2 (en) | 2020-07-31 | 2023-06-20 | Samsung Electronics Co., Ltd. | Semiconductor package |
| US12119306B2 (en) | 2020-07-31 | 2024-10-15 | Samsung Electronics Co., Ltd. | Semiconductor package |
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