[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20010051564A - Ｃｍｏｓ 기술의 ｒｔａ로 채널 하부에 할로 주입 영역을생성하는 방법 - Google Patents

Ｃｍｏｓ 기술의 ｒｔａ로 채널 하부에 할로 주입 영역을생성하는 방법 Download PDF

Info

Publication number
KR20010051564A
KR20010051564A KR1020000066398A KR20000066398A KR20010051564A KR 20010051564 A KR20010051564 A KR 20010051564A KR 1020000066398 A KR1020000066398 A KR 1020000066398A KR 20000066398 A KR20000066398 A KR 20000066398A KR 20010051564 A KR20010051564 A KR 20010051564A
Authority
KR
South Korea
Prior art keywords
gate
raised
halo
integrated circuit
substrate
Prior art date
Application number
KR1020000066398A
Other languages
English (en)
Inventor
최승무
도일티모시에드워드
지니에키트로이에이
하마드아말마
이페이에이치
Original Assignee
루센트 테크놀러지스 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 루센트 테크놀러지스 인크 filed Critical 루센트 테크놀러지스 인크
Publication of KR20010051564A publication Critical patent/KR20010051564A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

처리는 쉐도잉을 감소시키는 한편 축소된 외형 크기의 집적 회로들에 선택적으로 도펀트들을 주입하기 위해 사용된다. 예시적으로, 본 발명은 축소된 외형 크기 전계 효과 트랜지스터에 할로 주입부를 형성하기 위해 사용될 수 있다.

Description

ＣＭＯＳ 기술의 ＲＴＡ로 채널 하부에 할로 주입 영역을 생성하는 방법{A method to create Halo implanted region under the channel with RTA in CMOS technology}
발명의 분야
본 발명은 할로 구조와 그 제제 방법에 관한 것이다.
발명의 배경
게이트 길이가 집적회로에서 축소됨에 따라, 핫 캐리어 효과는 금속-산화물 전계 효과 트랜지스터(MOSFET)의 용인할 수 없는 실행 특징들을 가져오게 된다. 핫 캐리어 효과를 극복하기 위한 한가지 방법은 가볍게 도핑된 드레인(LDD) 구조를 사용하는 것이다. LDD 구조에서, 소스와 드레인은 등급화된 도핑 측면들을 갖는다. 채널과 가장 인접한 소스 및 드레인 영역들에 있어서, 도핑 레벨은 채널에서 먼 더 두껍게 도핑된 소스 및 드레인 영역들에 비해 상대적으로 낮다. 가볍게 도핑된 소스 및 드레인 영역들은 소스와 드레인에 인접한 채널의 영역에서 전계를 낮추도록 동작한다. 상기 감소된 전계는 채널 영역을 덮는 게이트 산화물에 핫 캐리어의 주입을 감소시킴으로써 임계 안정성을 개선한다.
축소된 외형 크기로 인한 다른 문제는 "펀치-쓰루(punch-through)"로 알려진 짧은 채널 효과이다. 펀치-쓰루는 소스 및 드레인 고갈 영역들의 융합으로 인한 현상이다. 채널 길이를 감소시킴으로써 소스 및 드레인 고갈 영역 에지들은 더 가까워진다. 채널 길이가 기판에서의 2개의 접합부 고갈 폭의 대략적인 합으로 감소될 때, 고갈 영역들은 융합한다. 고갈 영역들의 상기 융합은 캐리어들의 펀치-쓰루의 결과를 가져올 수 있다. 인식될 수 있는 것과 같이, 펀치-쓰루는 전하 제어를 어렵게 하고, 트랜지스터 기능을 손상시킬 수 있다.
펀치-쓰루를 감소시키기 위한 한가지 기술은 소스 및 드레인 고갈 영역들에 인접한 영역을 선택적으로 역-도핑하는 것이다. 이것은 기판에 대한 직각 입사로 도펀트 이온들의 블랭킷 주입으로 행해지고, 펀치-쓰루 문제들을 감소시키는데 성공적이다. 예를 들어, NMOS 디바이스에서 p-도펀트들은 p-채널에 주입된다. 그러나, 블랭킷 주입은 용인할 수 없는 레벨의 채널 도핑 결과를 초래한다. 상기는 임계 전압의 증가, 채널에서의 캐리어 이동성의 감소, 및 구동 전류의 하락을 가져온다.
펀치-쓰루의 효과를 감소시키기 위한 블랭킷 주입의 잠재적인 단점들 때문에, 도 5에 도시된 구조는 최근 더욱 연구되어 지고 있다. 할로 주입부들(503)은 가볍게 도핑된 소스 및 드레인 영역들(501, 502) 각각의 내벽에 형성된다. 상기는 일반적으로 기판에 대해 직각에서 약 30도 또는 그 이상의 큰 각도 주입을 사용하여 행해진다. 스페이서(spacer)는 더 두껍게 도핑된 소스 및 드레인 영역들(506, 507) 각각을 형성하는 동안 마스크로서 사용된다. 스페이서(505)는 게이트 산화물(509)을 포함하는 게이트 구조(508)의 두 면에 형성된다. 할로 주입부들의 상기 선택적 배치는 펀치-쓰루 효과를 감소시키고, 과하게 도핑되는 채널을 피할 수 있게 한다.
도 5에 도시된 구조가 블랭킷 주입부를 통한 장점들을 명백하게 하지만, 디바이스 스케일링은 간격 또는 게이트들 간의 간격을 더 축소하는 것이 필요하다. 축소된 간격의 결과로서, 게이트 구조와 같은 인접 외형들은 기판에서 의도된 위치에 도달하는 것으로부터 주입부를 차단할 수 있다. 상기 차단 영향은 쉐도잉(shadowing)으로서 설명되고, 도 6을 통해 인식될 수 있다.
도 6에서, 축소된 간격을 갖는 인접 게이트 구조들(603)이 도시된다. 게이트들 간의 간격(폴리-폴리 간격 "p"로 도시됨)은 바람직한 집적을 이루기 위해 축소된다. 예를 들어, 게이트 길이(도 6에 "w"로 도시됨)가 약 0.16㎛일 때, p의 값은 약 0.24㎛이다. 게이트 구조(603)와 같은 외형들의 높이("h"로 도시됨)는 약 약 0.5㎛이다. 따라서, 상기 외형들과 상기 외형들의 상대적인 높이 사이의 축소된 간격 때문에, 직각에서 비교적 큰 각도의 주입(601)은 인접 폴리실리콘 게이트들(603)에 의해 영역들(602)의 쉐도잉(shadowing)을 발생시킨다. 쉐도잉의 결과로서, 할로 주입은 쉐도잉된 영역들(602)에 효과적으로 배치되지 않고 그 능력은 펀치-쓰루를 줄이기 위해 감소된다.
따라서, 필요한 것은 감소된 외형 크기 트랜지스터 구조에서 디바이스 성능을 떨어트리지 않지만 펀치-쓰루를 효과적으로 감소시킨 가볍게 도핑된 드레인 구조로 할로 주입부를 제조하기 위한 기술이다.
발명의 개요
본 발명은 집적 회로와 그 제조 방법에 사용하기 위한 할로 구조에 관한 것이다.
본 발명의 일 측면에 따라, 솟아오른 외형이 기판 상에 형성된다. 임플란트는 기판에 대해 거의 직각의 낮은 입사각으로 수행된다. 임플란트 단계는 솟아오른 외형 밑의 기판의 영역에 실제로 도펀트를 삽입하지 않는다. 본 발명은 축소된 외형 크기의 집적 회로들에서 쉐도잉 효과를 피한다.
본 발명의 또다른 측면에 따라, 약 0.25㎛ 또는 그보다 작은 길이를 갖는 솟아오른 외형이 기판 상에 배치된다. 기판의 일부분은 솟아오른 외형 아래에 부분적으로 배치되는 도펀트들의 일부로 도핑된다.
도 1은 할로 주입을 도시하는 본 발명의 예시적인 실시예의 단면도.
도 2는 열 어닐링에 의한 측면 확산을 도시하는 본 발명의 예시적인 실시예의 단면도.
도 3은 가볍게 도핑된 소스 및 드레인 영역의 형성을 도시하는 본 발명의 예시적인 실시예의 단면도.
도 4는 할로 영역을 갖는 드레인 도핑 측면과 등급화된 소스들을 도시하는 본 발명의 예시적인 실시예의 단면도.
도 5는 블랭킷 주입을 갖는 종래 기술의 트랜지스터의 단면도.
도 6은 종래 기술 구조의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
102 : 유전체 103 : 게이트
104 : 하드 마스크 108 : 채널 영역
303 : 할로 505 : 스페이서
본 발명은 첨부 도면들을 이해할 때 다음의 상세한 설명이 가장 잘 이해될 것이다. 반도체 산업의 관례에 따라, 다양한 외형들은 치수를 도시할 필요가 없다는 것을 강조한다. 실제로 다양한 외형들의 치수들은 논의를 명백하게 하기 위해 임의로 증대되거나 축소될 수 있다.
발명의 상세한 설명
간단히, 본 발명은 가볍게 도핑된 드레인(LDD) 구조와 그 제조 방법에 관한 것이다. 도 4에 도시된 예시적인 실시예에서, 할로(303)가 MOSFET(100)에 생성된다. 예시적으로 MOSFET는 채널(108) 상에 도핑된 게이트 구조(109)를 갖는다. 할로는 303으로 도시된다. 작은 각 주입 단계가 할로를 형성하기 위해 사용된다. 이어지는 어닐링 단계는 201로 나타낸 점에서 게이트 하부에서 부분적으로 도펀트들을 확산시키기 위해 수행될 수 있다. 할로는 채널과 가볍게 도핑된 소스 및 드레인 영역들(404, 401) 사이에 각각 배치된다. 더 두껍게 도핑된 소스와 드레인 영역들은 각각 405와 402로 도시된다. 작은 각 임플란트 및 어닐링 단계는 상기 설명된 것과 같은 채널의 용인할 수 없는 도핑과 쉐도잉 효과를 피하는 한편 축소된 외형 크기, 축소된 간격 디바이스들에서 할로를 형성할 수 있게 한다. 실예로서, 게이트 길이는 0.25㎛ 또는 그보다 작을 수 있고, 인접한 게이트 구조들 간의 간격은 0.35㎛ 또는 그보다 작다.
예시적인 실시예가 NMOSFET로 도시되고 있지만, 본 발명은 쉐도잉을 피하는 것이 바람직한 집적 회로들에서 선택적으로 배치된 주입부들을 형성하기 위해 사용될 수 있다. 예를 들어, 본 발명은 BiCMOS와 CMOS 디바이스들, 및 이 기술분야에 숙련된 보통 사람들의 범위 내의 다른 구조들도 포함하는 전계 효과 장치들에 사용될 수 있다. 본 발명은 특히 금속 반도체 전계 효과 트랜지스터들(MESFET)과 고 전자 이동성 트랜지스터들(HEMT)과 같은 2차원 전자 가스(2DEG) 장치들을 포함하는 전계 효과 장치들에 사용될 수 있다. 게다가, 예시적인 솟아오른 외형들은 게이트들 및 게이트 구조들이지만, 본 발명은 집적 회로들과 그 제조에 사용된 다른 솟아오른 외형들로 인한 쉐도잉 효과를 피하기 위해 사용될 수 있다.
도 1에서, 기판(101)은 그 위에 형성된 게이트 유전체(102) 및 게이트(103)을 갖는다. 하드 마스크는 104에 나타낸 것과 같이 배치된다. p-형 할로를 형성하기 위한 주입은 105로서 도시된다. 예시적인 실시예에서, 주입부의 입사각은 기판 표면(110)에 대해 실질적으로 직각이며, 예시적으로 주입각은 기판 표면(110)에 서 직각에 대해 약 0 내지 7도이다. 도 1에 도시된 제 1 주입 단계는 p-형 할로 주입 영역이 되며, 상기 주입은 106에 나타낸 것과 같이 채널 영역(108) 상에서 확장한다.
예시적으로, 기판(101)은 실리콘, 갈륨 비화물, 실리콘 게르마늄 또는 다른 적당한 물질과 같은 반도체이다. 예시적으로, 기판은 p-형이며, 따라서 할로 주입부(107)도 p-형이다. 다른 기술들이 할로 형성을 수행하기 위해 사용될 수 있지만, p-형 할로 주입부(107)는 표준 이온 주입 기술에 의해 수행된다. 예시적으로, 붕소 또는 BF2와 같은 p-형 이온들은 15keV의 에너지에서 5X1012/㎠의 양으로 주입될 수 있다. 도 1에 도시한 실시예에서, 적당한 하드 마스크(104)는 채널 영역(108)에 p-형 도핑의 주입을 막는 주입 마스크로서 사용된다. 따라서, 블랭킷 주입 때문에 더 많이 도핑된 채널과 연관된 문제점들을 피하게 된다.
본 발명의 주입 단계는 특히 축소된 게이트 길이 및 간격을 갖는 LDD의 할로 영역을 제조하는데 유용하다. 예를 들어, 게이트 길이가 약 0.25㎛이고, 간격이 약 0.35㎛이며, 게이트 구조가 약 0.5㎛의 높이를 가질 때, 상기 설명한 쉐도잉 효과는 특히 할로의 형성에 악영향을 줄 수 있다. 따라서 디바이스 기능이 손상될 수 있다. 본 발명의 임플란트 각은 상기 설명된 축소된 간격 구조들에서 쉐도잉의 문제없이 도펀트들의 위치를 선택하게 된다. 또한, 이하에 더 설명되는 확산 단계는 할로 구조를 생성하기 위해 도펀트들의 위치를 선택하는데 도움을 준다.
게이트 길이의 치수에서 가장 유념해야 하는 것으로, 간격과 높이는 단지 예시적인 것이며, 본 발명은 더 작은 치수를 갖는 구조들에도 적용될 수 있다는 것이 명백하다는 것이다. 예시적으로, 본 발명은 0.16㎛ 또는 그 보다 작은 게이트 길이, 0.24㎛ 또는 그 보다 작은 간격, 및 0.5㎛의 게이트 스택 높이를 갖는 디바이스들에서 충분히 쉐도잉 문제들을 피하기 위해 사용될 수 있다. 다시, 상기 치수들은 예시적인 목적으로 사용되는 것이며, 제한적인 것은 아니다. 물론, 본 발명은 0.10㎛의 게이트 길이와 이 기술분야에 숙련된 보통의 사람들에게 공지된 스케일링 규칙에 의해 결정된 보다 작은 게이트 스택 높이와 간격을 갖는 집적 회로들에 사용될 수 있다. 마지막으로, 본원에서 단어 간격(spacing)은 2개 또는 그 이상의 솟아오른 외형들 간의 간격에 관한 것을 의미한다. 도 1의 예시적인 실시예에서 주입 단계 이후에, 할로 영역은 측면 확산 처리에 의해 확대된다. 도 2에 도시된 예시적인 실시예에서, 할로 임플란트는 점(201)에 대해 게이트 산화물(102) 아래에서 측면으로 확장된다. 예시적으로, 상기 확산 단계는 고속 열 어닐링 단계에 의해 수행된다. 고속 열 어닐링(RTA, rapid thermal anneal)은 확산 깊이를 정확하게 제어하는 것을 가능하게 하고 다른 이용 가능한 기술들보다 낮은 열 경비를 갖는다. 예시적으로, RTA는 10 내지 20초 동안 950℃에서 행해진다. 어닐링 단계의 결과로서, p-형 할로 주입부(303)는 점(201)에 대해 측면으로 확장된다. 따라서 역 도핑된 할로는 채널(108)과 가볍게 도핑된 소스와 드레인 영역들 사이에 효과적으로 배치된다. 따라서, 가볍게 도핑된 드레인과 가볍게 도핑된 소스 영역의 배치가 적당하게 수행된다.
도 3은 표준 이온 주입(300)에 의해 가볍게 도핑된 소스와 드레인 영역들의 형성을 도시한다. NMOSFET인 디바이스에서 예시적인 실시예의 상기 임플란트는 가볍게 도핑된 소스와 드레인을 형성하기 위해 n-형 도펀트들을 사용한다. 도 3의 관찰을 통해 명백하게 될 수 있는 것과 같이, 게이트 산화물(102) 하부의 점(201)의 위에 있는 p-형 할로 영역의 측면 확산은 가볍게 도핑된 드레인 영역(301)과 가볍게 도핑된 소스(304)에 인접한 할로의 제조를 가능하게 한다. 마지막으로, 본 발명의 할로는 낮은 영역(302)을 포함할 수 있음으로써 종래의 할로 구조들과 다르다. 상기 낮은 영역(302)은 본 발명의 직접적인 결과이며, 할로 영역은 LDD 영역이 형성되기 전에 형성된다. 이것은 도 5에 도시된 종래의 기술 구조와 명백히 대조를 이루며, 할로는 등급화된 도핑 측면 소스와 드레인, 및 스페이서 이후에 형성된다.
도 4는 본 발명의 예시적인 실시예의 LDD 구조를 도시한다. 도핑 단계는 각각 소스와 드레인의 더 두껍게 도핑된 영역들(402, 405)을 형성하기 위해 표준 이온 주입에 의한 예로 수행된다. 상기 도핑 단계는 마스크들로서 하드마스크(104) 및 종래의 스페이서(403)를 사용한다. 또한, 처리는 이 기술분야에 숙련된 보통의 사람들에 의해 올바르게 인식될 수 있는 것과 같이 수행된다.
마지막으로, 상기에 설명한 것과 같이 선택된 예시적인 실시예는 NMOS 디바이스에 대해 도시한다. 상기 구조에 있어서, 기판은 p-형이고, 채널은 p-형이고, 할로들은 p-형이고, 가볍게 도핑된 드레인과 소스는 n-형이며, 두껍게 도핑된 소스와 드레인 영역들은 n-형이다. 도핑 농도는 일반적으로, 이 기술분야에 숙련된 보통의 사람들의 범위 내에서 충분한 표준 레벨이다. 할로 주입은 예시적으로 적어도 1 x 1016이며, 1 x 1018만큼 클 수도 있다. 마지막으로, PMOS 디바이스는 본 발명을 사용하여 제조될 수 있다. PMOS 디바이스는 구조에서 사실상 동일하며, NMOS 디바이스와 사실상 동일한 방법으로 제조된다. 물론, 기판, 채널, 가볍게 및 두껍게 도핑된 스스와 드레인 영역 및 할로들의 도전성 또는 자성은 NMOS 디바이스에서 그에 대응하는 것들과 대향한다.
상세한 설명을 포함한 본 발명은, 이 기술분야에 숙련된 보통의 사람들의 범위 내에 있는 본원의 기본 교훈에 대한 수정들과 변형들이 명백하다. 이와 같은 변형들과 수정들은 본 발명의 범위 내에 있는 상기의 것들 중에서 쉐도잉의 나쁜 효과가 없는 할로 영역을 제조하기 위한 처리를 초래하게 된다.
본 발명을 통해 쉐도잉을 감소시키는 한편 축소된 외형 크기의 집적 회로들에 선택적으로 도펀트들을 주입하기 위해 사용된다. 즉, 외형 크기가 축소된 전계 효과 트랜지스터에 할로 주입부를 형성하여 펀치-쓰루를 효과적으로 감소시킬 수 있다.

Claims (30)

  1. 집적 회로를 제조하는 방법에 있어서,
    기판 상에 솟아오른 외형을 형성하는 단계, 및
    상기 기판에 대해 실질적으로 직각으로 도펀트들을 주입하는 단계로서, 상기 도펀트들은 상기 솟아오른 외형(feature) 하부에는 주입되지 않는, 도펀트 주입 단계를 포함하는 집적 회로 제조 방법.
  2. 제 1 항에 있어서, 상기 솟아오른 외형은 게이트를 포함하는 집적 회로 제조 방법.
  3. 제 1 항에 있어서, 상기 게이트는 0.25㎛ 또는 그 보다 작은 길이를 갖는 집적 회로 제조 방법.
  4. 제 2 항에 있어서, 상기 게이트는 그 위에 형성된 하드마스크를 갖고, 상기 하드마스크는 상기 도펀트가 상기 채널로 유입되는 것을 방지하는 집적 회로 제조 방법.
  5. 제 2 항에 있어서, 상기 기판 상에 배치된 상기 게이트는 0.35㎛ 또는 그 보다 작게 인접 게이트로부터 분리되는 집적 회로 제조 방법.
  6. 제 2 항에 있어서, 상기 도펀트들의 상기 주입은 할로 영역을 형성하는 집적 회로 제조 방법.
  7. 제 6 항에 있어서, 상기 할로 영역은 채널과 드레인 영역 사이에 배치되는 집적 회로 제조 방법.
  8. 제 2 항에 있어서, 어닐링 단계가 상기 게이트 하부에 부분적으로 상기 도펀트들을 확산시키기 위해 수행되는 집적 회로 제조 방법.
  9. 제 1 항에 있어서, 상기 대략 직각은 상기 기판의 법선(normal)에 대해 7도 또는 그 보다 작은 집적 회로 제조 방법.
  10. 제 7 항에 있어서, 상기 드레인 영역은 상기 할로 영역에 인접한 가볍게 도핑된 영역을 포함하는 집적 회로 제조 방법.
  11. 제 6 항에 있어서, 상기 할로 영역은 채널과 소스 영역 사이에 배치되는 집적 회로 제조 방법.
  12. 제 11 항에 있어서, 상기 소스 영역은 가볍게 도핑된 영역을 포함하는 집적 회로 제조 방법.
  13. 집적 회로를 제조하는 방법에 있어서,
    적어도 2개의 솟아오른 외형들을 형성하는 단계로서, 상기 솟아오른 외형들은 약 0.35㎛ 또는 그 보다 작은 간격을 갖는 솟아오른 외형 형성 단계, 및
    상기 기판에 대해 실질적으로 직각으로 도펀트들을 주입하는 단계를 포함하는 집적 회로 제조 방법.
  14. 제 13 항에 있어서, 상기 적어도 2개의 솟아오른 외형들 중 하나는 게이트를 포함하는 집적 회로 제조 방법.
  15. 제 14 항에 있어서, 상기 게이트는 0.25㎛ 또는 그 보다 작은 길이를 갖는 집적 회로 제조 방법.
  16. 제 14 항에 있어서, 도펀트들은 상기 게이트 하부에는 주입되지 않는 집적 회로 제조 방법.
  17. 제 16 항에 있어서, 어닐링 단계가 상기 게이트 하부에서 부분적으로 상기 도펀트들을 확산시키기 위해 수행되는 집적 회로 제조 방법.
  18. 제 14 항에 있어서, 상기 도펀트들은 할로를 형성하는 집적 회로 제조 방법.
  19. 제 18 항에 있어서, 상기 할로는 채널과 드레인 영역 사이에 배치되는 집적 회로 제조 방법.
  20. 제 19 항에 있어서, 상기 드레인 영역은 가볍게 도핑된 영역을 포함하는 집적 회로 제조 방법.
  21. 집적 회로에 있어서,
    기판 상에 배치된 솟아오른 외형으로서, 상기 솟아오른 외헝은 0.25㎛ 또는 그 보다 작은 길이를 가진, 솟아오른 외형, 및 상기 기판에 배치되고 상기 솟아오른 외형 하부에 부분적으로 배치된 도핑된 영역을 포함하는 집적 회로.
  22. 제 21 항에 있어서, 상기 솟아오른 외형은 게이트를 구비하는 집적 회로.
  23. 제 22 항에 있어서, 채널이 상기 게이트 하부의 상기 기판에 배치되고 상기 도핑된 영역은 상기 채널과 드레인 영역 사이에 배치되는 집적 회로.
  24. 제 23 항에 있어서, 상기 도핑된 영역은 할로이고 상기 드레인 영역은 가볍게 도핑된 영역을 포함하는 집적 회로.
  25. 제 21 항에 있어서, 인접한 솟아오른 외형은 상기 기판 상에 배치되고, 상기 솟아오른 외형은 0.35㎛ 또는 그 보다 작은 간격을 갖는 집적 회로.
  26. 집적 회로에 있어서,
    기판 상에 배치된 적어도 2개의 솟아오른 외형들로서, 상기 솟아오른 외형들은 약 0.35㎛ 또는 그 보다 작은 간격을 갖는, 적어도 2개의 솟아오른 외형들, 및
    상기 기판에 배치된 도핑된 영역들로서, 상기 도핑된 영역들 중 한 영역은 상기 솟아오른 외형들 각각의 하부에 부분적으로 배치되는 집적 회로.
  27. 제 26 항에 있어서, 상기 적어도 2개의 솟아오른 외형들 중 하나는 게이트를 구비하는 집적 회로.
  28. 제 27 항에 있어서, 상기 게이트는 0.25㎛ 또는 그 보다 작은 길이를 갖는 집적 회로.
  29. 제 28 항에 있어서, 상기 게이트 하부에 부분적으로 배치된 상기 도핑된 영역은 할로인 집적 회로.
  30. 제 29 항에 있어서, 상기 할로는 채널과 드레인 영역 사이에 있는 집적 회로.
KR1020000066398A 1999-11-12 2000-11-09 Ｃｍｏｓ 기술의 ｒｔａ로 채널 하부에 할로 주입 영역을생성하는 방법 KR20010051564A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US16517999P 1999-11-12 1999-11-12
US60/165,179 1999-11-12
US47838700A 2000-01-06 2000-01-06
US9/478,387 2000-01-06

Publications (1)

Publication Number Publication Date
KR20010051564A true KR20010051564A (ko) 2001-06-25

Family

ID=26861172

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000066398A KR20010051564A (ko) 1999-11-12 2000-11-09 Ｃｍｏｓ 기술의 ｒｔａ로 채널 하부에 할로 주입 영역을생성하는 방법

Country Status (4)

Country Link
JP (1) JP2001168332A (ko)
KR (1) KR20010051564A (ko)
GB (1) GB2362030A (ko)
TW (1) TW478167B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114038758B (zh) * 2022-01-07 2022-04-15 广州粤芯半导体技术有限公司 改善热载流子注入的nmos的形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5227321A (en) * 1990-07-05 1993-07-13 Micron Technology, Inc. Method for forming MOS transistors
US5894158A (en) * 1991-09-30 1999-04-13 Stmicroelectronics, Inc. Having halo regions integrated circuit device structure
KR940004711Y1 (ko) * 1992-07-06 1994-07-20 조길완 흘러내림 방지 수단을 구비한 바지
EP0607658A3 (en) * 1992-11-13 1995-08-30 At & T Corp Manufacturing of a MOSFET.
US5504023A (en) * 1995-01-27 1996-04-02 United Microelectronics Corp. Method for fabricating semiconductor devices with localized pocket implantation
US5595919A (en) * 1996-02-20 1997-01-21 Chartered Semiconductor Manufacturing Pte Ltd. Method of making self-aligned halo process for reducing junction capacitance
US5936278A (en) * 1996-03-13 1999-08-10 Texas Instruments Incorporated Semiconductor on silicon (SOI) transistor with a halo implant
US5736446A (en) * 1997-05-21 1998-04-07 Powerchip Semiconductor Corp. Method of fabricating a MOS device having a gate-side air-gap structure

Also Published As

Publication number Publication date
JP2001168332A (ja) 2001-06-22
TW478167B (en) 2002-03-01
GB0026736D0 (en) 2000-12-20
GB2362030A (en) 2001-11-07

Similar Documents

Publication Publication Date Title
US5970353A (en) Reduced channel length lightly doped drain transistor using a sub-amorphous large tilt angle implant to provide enhanced lateral diffusion
US6100143A (en) Method of making a depleted poly-silicon edged MOSFET structure
US5409848A (en) Angled lateral pocket implants on p-type semiconductor devices
EP0419128B1 (en) Silicon MOSFET doped with germanium to increase lifetime of operation
KR20000069811A (ko) 임계전압을 승압하는 웰 부스팅
US5536959A (en) Self-aligned charge screen (SACS) field effect transistors and methods
US20050191816A1 (en) Implanting carbon to form P-type source drain extensions
CN1885557B (zh) 半导体元件及形成半导体元件的方法
US20080121992A1 (en) Semiconductor device including diffusion barrier region and method of fabricating the same
US7151032B2 (en) Methods of fabricating semiconductor devices
JPH0864819A (ja) 半導体装置及びその製造方法
EP1138073A1 (en) Integrated circuit
GB2383189A (en) Method of tilted ion implantation using partially transmissive mask
CN111463284B (zh) N型fet及其制造方法
KR20010016838A (ko) 모스 트랜지스터의 불순물 주입영역 형성 방법
CN109346440B (zh) 半导体器件的制造方法和集成电路的制造方法
KR20010065303A (ko) 반도체 소자의 트랜지스터 제조방법
KR20010051564A (ko) Ｃｍｏｓ 기술의 ｒｔａ로 채널 하부에 할로 주입 영역을생성하는 방법
KR100334965B1 (ko) 모스전계효과트랜지스터 소자의 제조방법
KR100574357B1 (ko) 벌크 펀치쓰루우를 억제하기 위한 모스 트랜지스터
KR100628241B1 (ko) 반도체 소자의 제조 방법
JPH0722623A (ja) 半導体装置の製造方法
CN109103261B (zh) 半导体器件和集成电路
KR100588787B1 (ko) 반도체 소자 제조방법
US7807555B2 (en) Method of forming the NDMOS device body with the reduced number of masks

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination