KR20010037878A - 콘택 패드 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 장치 제조 방법 중 금속 콘택과 비트 라인 패드 사이의 오정렬 마진을 확보할 수 있는 방법이 개시된다. DC 콘택 플러그가 형성된 절연막 상에 식각 정지막이 증착된다. 상기 식각 정지막 상에 층간 절연막이 증착된다. 상기 층간 절연막을 이방성 식각하여 개구부를 형성한다. 다음, 등방성 습식 식각을 더 수행하여 상기 개구부의 폭이 더 넓혀지도록 한다. 상기 DC 콘택 플러그가 노출될 때까지 상기 개구부에 노출된 상기 식각정지막을 식각한다. 상기 개구부를 도전막을 채워 비트 라인 및 비트 라인 패드를 형성한다. 상기 비트 라인 패드가 종래의 것보다 더 크게 형성되기 때문에 후속 금속 콘택과의 오정렬 마진이 커지게 된다.
Description
본 발명은 콘택 패드 제조 방법에 관한 것으로, 좀 더 구체적으로 콘택 면적을 증가 시키기 위한 비트 라인 패드 제조 방법에 관한 것이다.
반도체 메모리의 집적도가 높아지면서 디자인 룰(design rule)이 작아지고 있다. 이에 따라, DRAM(Dynamic Random Access Memory)의 셀(cell) 면적이 감소하고 셀을 구성하는 커패시터의 면적이 감소하고 있다. 그러나, COB(Capacitor Over Bit line) 구조의 실린더형(cylinder type) 커패시터에서 커패시턴스(capacitance)가 주어진 면적에 비례하기 때문에 작아진 면적을 보상하기 위해 커패시터의 높이가 증가하여 왔다. 이러한 커패시터의 높이 증가는 셀과 주변회로 사이의 단차를 증가시키고 주변회로에서 금속 콘택(metal contact)의 깊이를 증가시키게 만든다. 콘택 깊이가 깊어질수록 금속 콘택 형성과 금속 배선 형성을 위한 사진 공정 및 식각 공정에 어려움을 가중시킨다.
이와 같은 금속 공정의 문제를 해결하기 위해 셀 영역과 주변영역의 비트 라인(bit line)을 금속으로 형성하면서 동시에 하부구조와의 콘택을 구현하고 이러한 금속 비트 라인 상에 금속 콘택을 형성하는 방법이 도입되었다. 이러한 방법을 통하여 비트 라인을 연결 배선으로 형성하고 금속 콘택에 대한 패드(pad)를 제공하게 된다. 이러한 공정을 통해 금속 콘택은 비트 라인 상에만 형성되어 콘택의 단차를 줄일 수 있고 커패시터 형성 후 커패시터와 금속의 층간 절연막을 평탄화 식각하여 후속 금속 공정의 사진 및 식각 공정을 쉽게 할 수 있는 장점이 있다. 특히 최근에 DRAM과 로직(logic)을 동시에 구현하는 임베디드(imbedded) DRAM에서는 더욱 중요한 기술이다. 이러한 기술을 실현하기 위해 기존의 금속 콘택이 형성될 자리에 비트 라인 패드가 형성되고 이 위에 금속 콘택이 형성된다.
도 1a 및 도 1b는 종래의 문제점을 보여주는 단면도이다.
도 1a를 참조하면, 디자인 룰을 살펴보면 일례로 금속 콘택(118)의 크기 0.3㎛와 금속 콘택과 비트 라인(115) 사이의 거리 0.2㎛가 있다. 여기서, 금속 콘택(118)과 비트 라인(115) 사이의 거리는 비트 라인(115)과 금속 콘택(118)의 크기 변화와 사진 공정 중 오정렬(misalign)을 고려한 값이다. 그런데, 비트 라인(115) 사이에 비트 라인 패드(bit line pad)(114)가 형성되면 디자인 룰이 추가되는데 금속 콘택(118)과 비트 라인 패드(114)와의 오버랩 마진(overlap margin)과 비트 라인(115)과 비트 라인 패드(114) 사이의 스페이스 룰(space rule)이다. 비트 라인(115)과 비트 라인 패드(114) 사이의 스페이스 룰이 0.2㎛라면 허용되는 비트 라인 패드(114)의 크기가 0.3㎛로 금속 콘택(118) 크기와 같게 되어 금속 콘택(118)과 비트 라인 패드(114) 사이의 오버랩 마진이 없게 된다. 따라서, 금속 콘택(118) 형성시 도 1b에서 보듯이 금속 콘택(118)이 비트 라인 패드(114)에서 벗어나게 된다. 이렇게 되면 장벽 금속(barrier metal)이 금속 콘택(118)의 콘택홀에 잘 채워지지 않아 리프팅(lifting)이 발생하거나 세정(cleaning)이 충분치 않게 되어 콘택 저항에 불량이 생기게 된다.
비트 라인 패드(114) 없이 금속 콘택(118)을 형성할 겨우 금속 콘택(118)이 활성 영역, 게이트 전극 및 비트 라인 상에 동시에 형성되기 때문에 금속 콘택(118)의 크기가 증가하게 되지만 비트 라인 패드(114)가 사용되면 비트 라인 상부에만 금속 콘택(118)이 형성되고 금속 콘택(118)의 과식각 마진을 충분히 확보할 수 있기 때문에 금속 콘택(118)의 크기를 줄일 수 있는 장점이 있다. 따라서, 금속 콘택(118)이 비트 라인 패드(114)와 접촉하는 바닥 크기를 0.2㎛까지 줄일 수 있지만, 금속 콘택(118)과 비트 라인 패드(114) 사이의 오버랩 마진이 0.05㎛ 정도 밖에 확보가 되지 않아 오정렬이 발생할 가능성이 높고 오정렬 마진을 벗어나면 문제가 발생하게 된다.
본 발명의 목적은 금속 콘택시 비트 라인 패드와의 충분한 콘택 마진을 확보할 수 있는 반도체 장치 제조 방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 종래의 금속 콘택의 문제점을 보여주는 단면도;
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 보여주는 단면도; 및
도 3은 본 발명의 실시예의 변형된 예를 보여주는 단면도이다.
*도면의 주요 부분에 대한 부호의 설명
210 : 반도체 기판 212 : 게이트 전극
214 : 소오스/드레인 영역 218 : 제 1 절연막
220 : 콘택 플러그 222 : 식각 정지막
224 : 제 2 절연막 226a : 비트 라인 패드
226b : 비트 라인 228 : 제 3 절연막
230 : 금속 콘택
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치 제조 방법은 트랜지스터가 형성된 반도체 기판 상에 제 1 절연막을 증착한다. 상기 제 1 절연막 내에 상기 트랜지스터와 연결되는 콘택 플러그를 형성한다. 상기 기판 전면에 식각정지막을 증착한다. 상기 식각정지막 상에 제 2 절연막을 증착한다. 상기 제 2 절연막을 이방성 식각하여 개구부를 형성한다. 상기 제 2 절연막을 등방성 식각하여 상기 개구부의 폭을 더 증가시킨다. 상기 콘택 플러그가 노출되도록 상기 개구부에 노출된 상기 식각정지막을 식각한다. 상기 개구부를 도전막으로 채운다.
이 방법의 바람직한 실시예에 있어서, 상기 콘택 플러그는 제 1 절연막과 식각정지막을 차례로 증착한 후 상기 식각정지막과 제 1 절연막을 차례로 식각하여 형성할 수 있다.
(실시예)
도 2a 내지 도 2d를 참조하여 본 발명의 실시예를 자세히 설명한다.
본 발명의 신규한 반도체 장치 제조 방법은 절연막 내에 비트 라인과 비트 라인 패드가 형성될 개구부를 형성하되, 먼저 이방성 식각에 의해 개구부가 형성되고 등방성 식각에 의해 개구부가 더 넓혀진다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 순차적으로 보여주는 단면도이다.
도 2a를 참조하면, 반도체 기판(210) 상에 게이트 전극(212)이 형성된다. 이온 주입 공정을 통해 상기 반도체 기판(210)에 소오스/드레인(source/drain) 영역(214)이 형성된다. 상기 반도체 기판(210) 전면에 제 1 절연막(218)이 증착된다. 상기 제 1 절연막(218)은 USG(Undoped Silica Glass), BPSG(Boron Phosphorus Silica Glass), SOG(Spin On Glass), MTO(Medium Temperature Oxide), HTO(High Temperature Oxide) 등으로 형성된다. 상기 소오스/드레인 영역(214)이 노출될 때까지 상기 제 1 절연막(218)이 식각되어 콘택홀(contact hole)이 형성된다. 상기 콘택홀에 도전막이 채워져 DC(Direct Contact) 콘택 플러그(220)가 형성된다. 상기 제 1 절연막(218)과 콘택 플러그(220) 상에 식각 정지막(etch stopping layer)(222)이 50 내지 300Å 두께 범위로 증착된다. 상기 식각 정지막(222)은 실리콘 질화막 및 도핑되지 않은 폴리실리콘 중 하나로 형성된다.
도 2b를 보는 바와 같이, 상기 식각 정지막(222) 상에 제 2 절연막(224)이 증착된다. 상기 제 2 절연막은 USG, BPSG, SOG, MTO, HTO 등으로 형성된다. 상기 제 2 절연막(224) 상에 포토레지스트막(도면에 미도시)이 형성된다. 사진 공정을 통해 상기 포토레지스트막에 패턴이 형성된다. 상기 패턴을 마스크로 사용하여 상기 식각 정지막(222)이 노출될 때까지 상기 제 2 절연막(224)이 식각되어 개구부가 형성된다. 이 때, 식각 공정은 플라즈마(plasma)를 사용한 이방성(anisotropy) 건식 식각이 적용된다.
도 2c를 참조하면, 등방성 습식 식각 공정이 더 수행되어 상기 제 2 절연막(224)이 더 식각되어 상기 개구부의 폭이 더 넓혀진다. 인용기호 C는 습식 식각 전의 개구부 모습을 보여준다. 예를 들면, 상기 개구부의 폭이 0.1㎛ 정도 커지면 금속 콘택과 비트 라인 패드와의 오버랩 마진(overlap margin)이 0.05㎛ 정도 향상되며 이렇게 하더라도 비트 라인과 비트 라인 패드 사이의 간격이 0.1㎛로 유지될 수 있다.
도 2d를 참조하면, 상기 콘택 플러그(220)가 노출될 때까지 상기 개구부에 노출된 상기 식각정지막(222)이 식각된다. 상기 개구부가 도전막으로 채워져 비트 라인(226b)과 비트 라인 패드(226a)가 형성된다. 상기 기판(210) 전면에 제 3 절연막(228)이 증착된다. 상기 제 3 절연막은 USG, BPSG 또는 SOG 등으로 형성된다. 상기 비트 라인 패드(226a)가 노출될 때까지 상기 제 3 절연막(228)이 식각되어 콘택홀이 형성된다. 상기 콘택홀이 금속으로 채워져 금속 콘택(230)이 형성된다.
도 3을 참조하면, 본 발명의 실시예에 따른 반조체 장치 제조 방법의 변형 가능한 다른 예를 보여준다. 반도체 기판(210) 상에 게이트 전극(212)과 소오스/드레인 영역(214)이 형성된다. 상기 기판 전면에 제 1 절연막(218)이 증착된다. 상기 제 1 절연막(218) 상에 식각 정지막(222)이 증착된다. 상기 식각 정지막(222)은 실리콘 질화막 및 도핑되지 않은 폴리실리콘 중 하나로 형성된다. 사진 공정을 통해 상기 식각 정지막(222)과 제 1 절연막(218)이 식각되어 상기 소오스/드레인 영역(214)과 접촉되도록 DC 콘택 플러그(220)가 형성된다. 상기 기판(210) 전면에 제 2 절연막(224)이 증착된다. 사진 공정을 통해 상기 제 2 절연막(224)이 이방성 건식 식각되어 개구부가 형성된다. 다음, 등방성 습식 식각이 더 수행되어 상기 개구부의 폭이 더 넓혀진다. 상기 개구부가 도전막으로 채워져 비트 라인(226b)과 비트 라인 패드(226a)가 형성된다. 상기 비트 라인 패드(226a) 상에 금속 콘택(230)이 형성된다.
본 발명은 비트 라인 패드의 크기를 증가시켜 금속 콘택과의 마진을 확보할 수 있는 효과가 있다.
Claims (3)
- 반도체 기판(210) 상에 제 1 절연막(218)을 증착하는 단계;상기 제 1 절연막(218) 뚫어 하부 소자와 연결되는 콘택 플러그(220)를 형성하는 단계;상기 기판(210) 전면에 제 2 절연막(224)을 증착하는 단계;상기 제 2 절연막(224)을 이방성 식각하여 개구부를 형성하는 단계;상기 제 2 절연막(224)을 등방성 식각하여 상기 개구부의 폭을 더 증가시키는 단계; 및상기 개구부를 도전막으로 채우는 단계를 포함하는 콘택 패드 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연막(218) 상에 실리콘 질화막 및 도핑되지 않은 폴리실리콘 중 하나를 사용하여 식각정지막(222)을 형성한 후 상기 식각정지막(222)과 제 1 절연막(218)을 식각하여 콘택 플러그(220)를 형성하는 단계를 더 포함하는 콘택 패드 제조 방법.
- 제 1 항에 있어서,상기 콘택 플러그(220)를 형성한 후 상기 기판 전면에 실리콘 질화막 및 도핑되지 않은 폴리실리콘 중 하나로 식각정지막(222)을 형성한 후 상기 개구부에 노출된 상기 식각정지막(222)을 식각하여 상기 콘택 플러그(220)를 노출하는 단계를 더 포함하는 콘택 패드 제조 방법.
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