KR20010026709A - Reference voltage generation circuit - Google Patents
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Abstract
Description
본 발명은 기준 전압 발생 회로에 관한 것으로서, 특히 포지티브 온도 계수와 네거티브 온도 계수의 차이를 극복하여 온도 변화에 따른 기준 전압의 변동을 효율적으로 보상하는 기준 전압 발생 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reference voltage generator circuit, and more particularly, to a reference voltage generator circuit that effectively compensates for a change in a reference voltage due to temperature change by overcoming a difference between a positive temperature coefficient and a negative temperature coefficient.
반도체 집적회로에 있어서, 내부 동작전압을 안정적으로 유지하는 것은 소자의 신뢰성을 확보하는데 있어서 대단히 중요하다.In semiconductor integrated circuits, maintaining an internal operating voltage stably is very important in securing the reliability of the device.
기준전압 발생회로는 이러한 필요성에 의해 외부 전원전압이 변동하더라도 이것이 칩 내부에 영향을 미치지 않고, 각 소자들이 안정적으로 고유의 기능을 발휘할 수 있도록 일정한 전압을 각 소자들에게 항상 공급하기 위한 회로이다.The reference voltage generating circuit is a circuit for supplying a constant voltage to each device at all times so that even if the external power supply voltage fluctuates due to this necessity, it does not affect the inside of the chip and each device can stably exhibit its unique function.
일반적으로 기준전압 발생회로는 바이폴라(Bipolar)형 트랜지스터로 구성된 바이폴라형 기준전압 발생회로와, MOS형 트랜지스터로 구성된 MOS형 기준전압 발생회로가 있고, MOS형 기준전압 발생회로는 문턱전압(Vt) 기준전압 발생회로와, 문턱전압(Vt)차 기준전압 발생회로와, 열전압 기준전압 발생회로가 있다.In general, the reference voltage generating circuit includes a bipolar reference voltage generating circuit composed of a bipolar transistor, and a MOS reference voltage generating circuit composed of a MOS transistor, and the MOS type reference voltage generating circuit includes a threshold voltage (Vt) reference. There is a voltage generator circuit, a threshold voltage (Vt) difference reference voltage generator circuit, and a column voltage reference voltage generator circuit.
상기 MOS형 문턱전압(Vt) 기준전압 발생회로는 MOS 트랜지스터의 드레인과 게이트를 연결함으로써 그 문턱전압에 해당되는 전압을 기준 전압으로 발생시키는 회로이다. 그러나, MOS형 트랜지스터의 문턱전압은 외부의 온도 조건 또는 공정 조건 등의 변화에 의해 변화한다. 즉, MOS형 트랜지스터를 이용한 기준전압 발생회로의 경우 온도 조건 또는 공정 조건 등의 변화에 의한 자체적인 불안정 요인을 갖고 있다.The MOS threshold voltage (Vt) reference voltage generation circuit is a circuit that generates a voltage corresponding to the threshold voltage as a reference voltage by connecting a drain and a gate of the MOS transistor. However, the threshold voltage of the MOS transistor changes due to changes in external temperature conditions or process conditions. That is, the reference voltage generation circuit using the MOS transistor has its own instability due to changes in temperature conditions or process conditions.
따라서, 종래에는 온도 계수가 "+"인 포지티브 온도 보상회로와 온도 계수가 "-"인 네거티브 온도 보상회로를 기준전압의 출력단에 연결하여 외부 온도 변화에 따른 기준 전압의 불안정 요인을 줄이고자 하였다.Therefore, in the related art, a positive temperature compensation circuit having a temperature coefficient of "+" and a negative temperature compensation circuit having a temperature coefficient of "-" are connected to an output terminal of a reference voltage to reduce an instability factor of a reference voltage due to an external temperature change.
도 1은 온도 보상 효과를 갖도록 구성한 종래의 문턱전압(Vt)형 기준전압 발생회로도이다.1 is a conventional threshold voltage (Vt) type reference voltage generation circuit diagram configured to have a temperature compensation effect.
도 1을 참조하면 종래의 문턱전압(Vt)형 기준전압 발생회로는 전원전압(Vcc)을 제공하기 위한 전원전압 단자와, 접지전압(Vss) 단자와, 기준전압을 출력하는 기준전압(Vref) 단자와, 전류를 공급하기 위한 제1저항(R1)과, 출력 전압을 분압하기 위한 제2저항(R2)과, 제1 및 제2 NMOS 트랜지스터(M1, M2)와, PMOS 트랜지스터(M3)로 구성된다.Referring to FIG. 1, a conventional threshold voltage (Vt) type reference voltage generating circuit includes a power supply voltage terminal for providing a power supply voltage V cc , a ground voltage V ss terminal, and a reference voltage for outputting a reference voltage ( V ref ) terminal, a first resistor R1 for supplying current, a second resistor R2 for dividing an output voltage, first and second NMOS transistors M1 and M2, and a PMOS transistor ( M3).
상기 제1저항(R1)은 전원전압 단자와 기준 전압 단자 사이에 연결되어 상기 제2저항(R2) 및 다수개의 MOS 트랜지스터들(M1, M2, M3)로 전류를 공급한다. 상기 제2저항(R2)은 기준 전압 단자와 제1접속점(n1) 사이에 연결되어 기준 전압 단자와 접지 전압 단자 사이에서 발생되는 전압을 분압하여 출력하도록 한다.The first resistor R1 is connected between a power supply voltage terminal and a reference voltage terminal to supply current to the second resistor R2 and the plurality of MOS transistors M1, M2, and M3. The second resistor R2 is connected between the reference voltage terminal and the first connection point n1 to divide and output a voltage generated between the reference voltage terminal and the ground voltage terminal.
상기 제1 NMOS 트랜지스터(M1)는 상기 제1접속점(n1)과 상기 제2접속점(n2)사이에 드레인과 소오스가 연결되고 기준 전압 단자에 게이트가 연결되고, 상기 제2 NMOS 트랜지스터(M2)는 상기 제2접속점(n2)과 접지전압 단자 사이에 드레인과 소오스가 연결되고 전원전압 단자에 게이트가 연결되며, 상기 PMOS 트랜지스터(M3)는 기준전압 단자와 접지전압 단자 사이에 소오스와 드레인이 연결되고 상기 제1접속점(n1)에 게이트가 연결된다.In the first NMOS transistor M1, a drain and a source are connected between the first connection point n1 and the second connection point n2, a gate is connected to a reference voltage terminal, and the second NMOS transistor M2 is connected to the first NMOS transistor M1. A drain and a source are connected between the second connection point n2 and the ground voltage terminal, and a gate is connected to the power supply voltage terminal, and the source and the drain are connected between the reference voltage terminal and the ground voltage terminal of the PMOS transistor M3. A gate is connected to the first connection point n1.
이 때, 제1 및 제2 NMOS 트랜지스터(M1, M2)의 '온(on)' 저항을 Req라하고, 상기 PMOS 트랜지스터(M3)의 문턱전압을 |VTP|라 하면, 상기와 같은 종래의 기준 전압 발생회로에 의해 발생되는 기준 전압은 (수학식 1)과 같다.In this case, if the 'on' resistance of the first and second NMOS transistors M1 and M2 is R eq and the threshold voltage of the PMOS transistor M3 is | V TP | The reference voltage generated by the reference voltage generator of Equation 1 is expressed by Equation 1 below.
(수학식 1)을 참조하면 |VTP|의 온도 계수는 '-'이고, 상기 Req의 온도 계수는 '+'이므로 이들간의 상호 작용에 의해 외부의 온도 변화가 기준 전압에 미치는 영향을 상쇄시킴으로써 외부 온도 의존성을 상쇄시키도록 한다.Referring to (Equation 1), since the temperature coefficient of | V TP | is '-' and the temperature coefficient of R eq is '+', the influence of external temperature change on the reference voltage is offset by interaction between them. To offset external temperature dependence.
도 2는 MOS 트랜지스터의 온도 특성 곡선으로서, 도 2를 참조하여 종래에 온도 보상 수단으로 사용된 상기 PMOS 트랜지스터 및 NMOS 트랜지스터의 온도 특성을 살펴보면 다음과 같다.FIG. 2 is a temperature characteristic curve of a MOS transistor. Referring to FIG. 2, temperature characteristics of the PMOS transistor and the NMOS transistor, which are conventionally used as a temperature compensation means, will be described below.
도 2a는 NMOS 트랜지스터의 온도 특성 곡선으로서 외부의 온도가 T1에서 T2로 증가할 때 NMOS 트랜지스터의 게이트-소오스간 전압(문턱전압)(Vgs)과 드레인-소오스간 전류(Ids)의 변화량을 나타내고, 도 2b는 PMOS 트랜지스터의 온도 특성 곡선으로서 외부의 온도가 T1에서 T2로 증가할 때 PMOS 트랜지스터의 게이트-소오스간 전압(문턱전압)(Vgs)과 드레인-소오스간 전류(Ids)의 변화량을 나타낸다.FIG. 2A is a temperature characteristic curve of an NMOS transistor, and illustrates the variation in the gate-source voltage (threshold voltage) V gs and the drain-source current I ds of an NMOS transistor when an external temperature increases from T1 to T2. FIG. 2B is a temperature characteristic curve of a PMOS transistor, which is a graph of the gate-source voltage (threshold voltage) V gs and the drain-source current I ds of the PMOS transistor when the external temperature increases from T1 to T2. The amount of change is shown.
도 2a를 참조하면 NMOS 트랜지스터의 경우 NMOS 트랜지스터의 문턱전압(Vgs)이 0.8V가 되는 지점(P1)에서 온도 T1과 T2에서의 특성곡선이 만나고, 통상 기준 전압으로 사용하는 1.1V 부근에서는 온도 T1과 T2에서의 일정량(△In)의 전류차가 발생하는 것을 볼 수 있다.Referring to FIG. 2A, in the case of an NMOS transistor, characteristic curves at temperatures T1 and T2 meet at a point P1 at which the threshold voltage V gs of the NMOS transistor becomes 0.8 V, and the temperature is around 1.1 V used as a reference voltage. It can be seen that a certain amount ΔIn of current difference occurs at T1 and T2.
도 2b를 참조하면 PMOS 트랜지스터의 경우 PMOS 트랜지스터의 문턱전압(Vgs)이 1.7V가 되는 지점(P2)에서 온도 T1과 T2에서의 특성곡선이 만나고, 통상 기준 전압으로 사용하는 1.1V 부근에서는 온도 T1과 T2에서의 일정량(△Ip)의 전류차가 발생하는 것을 볼 수 있다.Referring to FIG. 2B, in the case of the PMOS transistor, the characteristic curves at the temperatures T1 and T2 meet at a point P2 at which the threshold voltage V gs of the PMOS transistor becomes 1.7 V, and the temperature is around 1.1 V used as a reference voltage. It can be seen that a certain amount ΔIp of current difference occurs at T1 and T2.
그런데, 통상 기준 전압으로 사용하는 1.1V 부근에서 온도 변화에 의한 NMOS 트랜지스터 및 PMOS 트랜지스터의 전류차를 비교해보면 PMOS 트랜지스터의 전류차(△Ip)가 NMOS 트랜지스터의 전류차(△In)보다 크다.However, when comparing the current difference between the NMOS transistor and the PMOS transistor due to the temperature change in the vicinity of 1.1 V used as a reference voltage, the current difference ΔIp of the PMOS transistor is larger than the current difference ΔIn of the NMOS transistor.
따라서, 도 1과 같은 구성을 갖는 기준 전압 발생 회로의 시뮬레이션(simulation) 결과 이러한 PMOS와 NMOS 트랜지스터의 온도 특성 차이는 실제 -5℃와 125℃에서 기준 전압이 1.1V 목표치에서 0.1V의 차이를 나타낸다.Therefore, as a result of the simulation of the reference voltage generating circuit having the configuration as shown in FIG. 1, the difference in temperature characteristics of the PMOS and NMOS transistors shows a difference of 0.1V from the 1.1V target value at -5 ° C and 125 ° C. .
이는 1차적으로 발생된 전압을 그대로 기준전압으로 사용할 경우 별 문제가 없지만, 1차적으로 발생된 전압을 입력으로 2배 또는 3배되는 기준전압을 만들 필요가 있을 경우 문제가 심각해진다.This is not a problem when the primary generated voltage is used as a reference voltage. However, the problem becomes serious when it is necessary to make a reference voltage doubled or tripled as a primary generated voltage.
따라서, 본 발명에서는 상기와 같은 문제점을 해결하기 위해 포지티브 온도 계수와 네거티브 온도 계수의 차이를 극복함으로써, 온도 변화에 따른 기준 전압의 변동을 효율적으로 보상하도록 하는 것을 목적으로 한다.Accordingly, the present invention aims to efficiently compensate for the variation of the reference voltage according to the temperature change by overcoming the difference between the positive temperature coefficient and the negative temperature coefficient in order to solve the above problems.
상기와 같은 목적을 달성하기 위해 본 발명에서는 제1 전원전압을 입력하여 그 보다 소정레벨 낮은 제2 전원전압을 발생하는 기준전압 발생회로에 있어서, 상기 제1 전원전압을 제공하기 위한 전원전압 단자와, 접지전압 단자와, 기준전압을 출력하는 기준전압 단자와, 상기 전원전압 단자와 제1 접속점에 연결되어 전류를 공급하기 위한 제1 저항과, 상기 제1 접속점과 제2 접속점 사이에 직렬로 연결되어 상기 제1 접속점과 제2 접속점 사이의 전압을 분압하여 상기 기준전압 단자로 출력하는 제2 및 제3 저항과, 상기 제2 접속점과 접지전압 단자 사이에 연결되며 온도의 변화에 대하여 상기 제2 전원전압을 포지티브로 보상하기 위한 양의 온도 계수를 가지는 포지티브 온도 보상 수단과, 상기 포지티브 온도 보상 수단의 출력에 응답하여 온도에 변화에 대하여 상기 제2 전원전압을 네거티브로 보상하기 위한 음의 온도 계수를 가지는 네거티브 온도 보상 수단으로 구성된 것을 특징으로 한다.In order to achieve the above object, the present invention provides a reference voltage generating circuit for inputting a first power supply voltage and generating a second power supply voltage lower than a predetermined level, the power supply voltage terminal for providing the first power supply voltage; A ground voltage terminal, a reference voltage terminal for outputting a reference voltage, a first resistor connected to the power supply voltage terminal and a first connection point for supplying current, and connected in series between the first connection point and the second connection point Second and third resistors for dividing the voltage between the first connection point and the second connection point and outputting the divided voltages to the reference voltage terminal, and the second connection point and the ground voltage terminal. A positive temperature compensation means having a positive temperature coefficient for positively compensating the power supply voltage, and a change in temperature in response to the output of the positive temperature compensation means. Negative temperature compensation means having a negative temperature coefficient for negatively compensating the second power supply voltage.
도 1은 종래의 문턱 전압형 기준 전압 발생 회로,1 is a conventional threshold voltage reference voltage generation circuit;
도 2는 MOS 트랜지스터의 온도 특성을 나타내는 그래프,2 is a graph showing temperature characteristics of a MOS transistor;
도 3은 본 발명의 실시예에 따른 기준 전압 발생 회로,3 is a reference voltage generating circuit according to an embodiment of the present invention;
도 4는 본 발명과 종래의 기준 전압 발생회로에 대한 온도 특성 비교 그래프.4 is a graph comparing temperature characteristics of the present invention and a conventional reference voltage generator.
＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
R1, R2, R3 : 저항 M1, M2 : NMOS 트랜지스터R1, R2, R3: Resistor M1, M2: NMOS Transistor
M3 : PMOS 트랜지스터M3: PMOS transistor
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail the present invention through an embodiment of the present invention.
도 3은 본 발명의 실시예에 따른 기준 전압 발생 회로이고, 도 4는 본 발명과 종래의 기준 전압 발생회로에 대한 온도 특성 비교 그래프이다.3 is a reference voltage generating circuit according to an embodiment of the present invention, and FIG. 4 is a temperature characteristic comparison graph of the present invention and a conventional reference voltage generating circuit.
도 3을 참조하면, 본 발명의 기준 전압 발생회로는 외부에서 입력되는 전원전압(Vcc)을 제공하기 위한 전원전압 단자와, 접지전압(Vss) 단자와, 기준전압(Vref)을 출력하는 기준전압 단자와, 제1 내지 제3 저항(R1, R2, R3)과, 양의 온도 계수를 가지고 외부 온도를 포지티브로 보상하는 포지티브 온도 보상 수단(32)과, 음의 온도 계수를 가지고 외부 온도를 네거티브로 보상하는 네거티브 온도 보상 수단(34)으로 구성된다.Referring to FIG. 3, the reference voltage generator circuit of the present invention outputs a power supply voltage terminal for providing a power supply voltage V cc input from the outside, a ground voltage V ss terminal, and a reference voltage V ref . A reference voltage terminal, a first to third resistors R1, R2 and R3, a positive temperature compensation means 32 for positively compensating the external temperature with a positive temperature coefficient, and an external having a negative temperature coefficient. Negative temperature compensation means 34 which compensates the temperature negatively.
상기 제1 저항(R1)은 상기 전원전압 단자와 제1 접속점(n1)에 연결되어 다른 구성 요소들(R2, R3, M1, M2, M3)로 전류를 공급한다. 상기 제2 및 제3 저항(R2, R3)은 상기 제1 접속점(n1)과 제2 접속점(n2) 사이에 직렬로 연결되어 상기 제1 접속점(n1)과 제2 접속점(n2) 사이의 전압을 분압한 후, 상기 기준전압 단자로 출력한다.The first resistor R1 is connected to the power supply voltage terminal and the first connection point n1 to supply current to other components R2, R3, M1, M2, and M3. The second and third resistors R2 and R3 are connected in series between the first connection point n1 and the second connection point n2 to provide a voltage between the first connection point n1 and the second connection point n2. After dividing the voltage, the output voltage is output to the reference voltage terminal.
상기 포지티브 온도 보상 수단(32)은 제2 접속점(n2)과 접지전압 단자 사이에 연결되며 기준 전압으로 출력될 전압을 외부 온도 변화에 대하여 포지티브로 보상하기 위해 양의 온도 계수를 가지고 동작한다. 상기 포지티브 온도 보상 수단(32)은 상기 제2 접속점(n2)과 제3 접속점(n3) 사이에 드레인-소오스가 연결되고 게이트가 상기 제1 접속점(n1)에 연결된 제1 NMOS 트랜지스터(M1)와, 상기 제3 접속점(n3)과 접지전원 사이에 드레인-소오스가 연결되고 게이트가 전원 전압(Vcc)에 연결된 제2 NMOS 트랜지스터(M2)로 구성된다.The positive temperature compensating means 32 is connected between the second connection point n2 and the ground voltage terminal and operates with a positive temperature coefficient to positively compensate the external temperature change for the voltage to be output as the reference voltage. The positive temperature compensating means 32 may include a first NMOS transistor M1 having a drain-source connected between the second connection point n2 and a third connection point n3 and a gate connected to the first connection point n1. In addition, a drain-source is connected between the third connection point n3 and a ground power source, and a second NMOS transistor M2 is connected to a power source voltage Vcc.
한편,네거티브 온도 보상 수단(34)은 상기 포지티브 온도 보상 수단(32)의 출력에 응답하여 기준 전압으로 출력될 전압을 외부 온도 변화에 대하여 네거티브로 보상하기 위해 음의 온도 계수를 가지고 동작하는 네거티브 온도 보상 수단(34)으로 구성된다. 상기 네거티브 온도 보상 수단(34)은 상기 제1 접속점(n1)과 접지전원 (Vss)사이에 소오스-드레인이 연결되고, 상기 게이트가 제2 접속점(n2)에 연결된 PMOS 트랜지스터(M3)로 구성된다.On the other hand, the negative temperature compensation means 34 operates with a negative temperature coefficient to negatively compensate the external temperature change for the voltage to be output as the reference voltage in response to the output of the positive temperature compensation means 32. Compensation means 34. The negative temperature compensating means 34 includes a PMOS transistor M3 having a source-drain connected between the first connection point n1 and a ground power supply Vss and a gate connected to the second connection point n2. .
이와 같은 본 발명의 기준 전압 발생회로는 종래의 방법으로 발생되는 기준 전압을 두 개의 저항(R2, R3)에 의해 분압하여 출력함으로써, 종래에 비해 좀 더 안정된 기준 전압을 출력하는 것을 특징으로 한다.The reference voltage generating circuit of the present invention is characterized by outputting a more stable reference voltage than the conventional one by dividing the reference voltage generated by the conventional method by two resistors R2 and R3.
즉, 제1 및 제2 NMOS 트랜지스터(M1, M2)의 '온(on)' 저항을 Req라하고, 상기 PMOS 트랜지스터(M3)의 문턱전압을 |VTP|라 하면, 상기와 같은 본 발명의 기준 전압 발생회로에 의해 발생되는 기준 전압은 (수학식 2)와 같다.That is, when the 'on' resistance of the first and second NMOS transistors M1 and M2 is R eq and the threshold voltage of the PMOS transistor M3 is | V TP | The reference voltage generated by the reference voltage generator of Equation 2 is expressed by Equation (2).
(수학식 2)를 참조하면 |VTP|의 온도 계수는 '-'이고, 상기 Req의 온도 계수는 '+'이므로 이들간의 상호 작용에 의해 외부의 온도 변화가 기준 전압에 미치는 영향을 상쇄시킴으로써 외부 온도 의존성을 상쇄시키며, 제2저항(R2) 및 제3저항(R3)에 의해 이미 설정된 기준 전압을 한번 더 분압함으로써, 외부 온도 변화에 따른 기준 전압의 변화 폭을 감소시킨다. 즉, 외부 온도 변화에 둔감한 기준 전압값을 발생시킨다.Referring to (Equation 2), since the temperature coefficient of | V TP | is '-' and the temperature coefficient of R eq is '+', the effect of external temperature change on the reference voltage is offset by interaction between them. In this case, the external temperature dependence is canceled, and by dividing the reference voltage already set by the second resistor R2 and the third resistor R3 once more, the variation width of the reference voltage according to the external temperature change is reduced. That is, a reference voltage value insensitive to changes in external temperature is generated.
도 4는 본 발명과 종래의 기준 전압 발생회로에 대한 온도 특성 비교 그래프이다. 도 4를 참조하여 같은 온도 조건하에서 종래의 기준 전압 발생 회로와 본 발명의 기준 전압 발생 회로에서 발생되는 기준 전압을 비교하면 다음과 같다.4 is a graph comparing temperature characteristics of the present invention and a conventional reference voltage generator. Referring to Figure 4 when comparing the reference voltage generated in the conventional reference voltage generator circuit and the reference voltage generator circuit of the present invention under the same temperature conditions as follows.
도 4의 그룹 'A'는 온도 변화에 따라 종래의 기준 전압 발생 회로에서 발생되는 기준 전압에 대한 파형이고, 그룹 'B'는 종래와 같은 온도 변화 조건에서 본 발명의 기준 전압 발생 회로에서 발생되는 기준 전압에 대한 파형이고, 그룹 'C'는 기준 전압 발생을 위해 본 발명과 종래의 기준 전압 발생 회로에 공통적으로 포함되는 PMOS의 게이트 단으로 입력되는 전압의 파형이다.Group 'A' of FIG. 4 is a waveform of a reference voltage generated in a conventional reference voltage generating circuit according to a temperature change, and a group 'B' is generated in a reference voltage generating circuit of the present invention under a temperature change condition as in the prior art. The waveform is for the reference voltage, and the group 'C' is the waveform of the voltage input to the gate terminal of the PMOS commonly included in the present invention and the conventional reference voltage generator circuit for generating the reference voltage.
상기 그룹 'A, B, C'의 파형을 참조하면, PMOS로 입력되는 전압의 경우 온도가 상승함에 따라 점차로 증가(그룹 'C')하며, 종래의 기준 전압 발생회로에서 출력되는 기준 전압(그룹 'A')과 본 발명의 기준 전압 발생회로에서 출력되는 기준 전압(그룹 'B')은 상기 PMOS로 입력되는 전압에 영향을 받아 온도가 상승함에 따라 점차로 감소한다.Referring to the waveforms of the groups 'A, B, and C', the voltage input to the PMOS gradually increases as the temperature increases (group 'C'), and the reference voltage (group) output from the conventional reference voltage generator circuit. 'A') and the reference voltage (group 'B') output from the reference voltage generating circuit of the present invention gradually decrease as the temperature increases due to the voltage input to the PMOS.
그런데, 종래의 기준 전압 발생회로에서 출력되는 기준 전압(그룹 'A')은 약 1.3V 부근에서 0.1V 정도의 변동폭을 가지고 출력되는 반면, 본 발명의 기준 전압 발생 회로에서 출력되는 기준 전압(그룹 'C')은 약 1.1V 부근에서 상대적으로 적은 변동폭을 가지고 출력된다.By the way, the reference voltage (group 'A') output from the conventional reference voltage generator circuit is output with a variation range of about 0.1V around 1.3V, while the reference voltage (group) output from the reference voltage generator circuit of the present invention 'C') is output with a relatively small variation around 1.1V.
상기와 같은 본 발명은 기준 전압 발생회로는 복수개의 저항에 의해 1차적으로 발생된 기준 전압을 분압 출력하여 포지티브 온도 계수와 네거티브 온도 계수의 차이를 극복하도록 함으로써, 외부 온도 변화에 따른 기준 전압 변화 비율을 감소하여 좀 더 안정적인 기준 전압을 발생시킨다는 장점이 있다.In the present invention as described above, the reference voltage generation circuit divides the reference voltage generated primarily by the plurality of resistors and divides the difference between the positive temperature coefficient and the negative temperature coefficient, thereby reducing the reference voltage change rate according to the external temperature change. There is an advantage of reducing the voltage to generate a more stable reference voltage.
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|---|---|---|---|---|
| KR100757920B1 (en) * | 2006-02-27 | 2007-09-11 | 주식회사 하이닉스반도체 | Circuit for Generating Reference Voltage in Semiconductor Memory Apparatus and Control Method for the Same |
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- 1999-09-08 KR KR1019990038135A patent/KR100607164B1/en not_active IP Right Cessation
Cited By (6)
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|---|---|---|---|---|
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