KR20010010210A - 반도체 장치의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 239000010410 layer Substances 0.000 claims abstract description 99
- 239000011229 interlayer Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000003990 capacitor Substances 0.000 claims description 21
- 238000003860 storage Methods 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 7
- 238000000206 photolithography Methods 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 238000007796 conventional method Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 230000008021 deposition Effects 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H01L21/823475—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
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Abstract
액티브와 비트라인을 연결하기 위한 콘택홀 및 액티브와 스토리지 전극을 연결하기 위한 콘택홀을 동시에 형성하는 반도체 장치의 제조 방법이 개시되어 있다. 반도체 기판의 상부에 게이트 절연층을 개재하여 형성된 게이트 전극과, 게이트 전극에 의해 이격되어 형성된 소오스 및 드레인 영역을 갖는 트랜지스터를 형성한다. 결과물의 상부에 층간 절연층을 증착하고, 층간 절연층을 식각하여 소오스 및 드레인 영역을 각각 노출시키는 콘택홀들을 형성한다. 결과물의 상부에 제1 도전층 및 제1 절연층을 차례로 증착한다. 제1 절연층 및 제1 도전층을 패터닝하여 드레인 영역을 노출시키는 콘택홀을 통해 드레인 영역에 연결되는 비트라인을 형성한다. 결과물의 상부에 제2 절연층을 증착하고, 제2 절연층을 에치백하여 비트라인의 측벽에만 제2 절연층을 남긴다. 콘택 형성 공정을 단순화하면서, 비트라인과 스토리지 전극 간의 절연성을 충분히 확보할 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 액티브 영역과 비트라인을 연결하기 위한 콘택홀 및 액티브 영역과 스토리지 전극을 연결하기 위한 콘택홀을 동시에 형성하는 반도체 장치의 제조 방법에 관한 것이다.
다이나믹 랜덤 억세스 메모리(dynamic random access memory; DRAM) 장치는 다수의 메모리 셀이 X, Y 방향으로 규칙적으로 배열되는 셀 어레이 영역과 셀 어레이 영역의 주변에 형성되어 메모리 셀들을 제어하기 위한 주변 회로 영역으로 구성된다. 각각의 메모리 셀은 워드라인으로 불리는 행 방향 신호선과 비트라인으로 불리는 열 방향 신호선의 쌍방을 선택함으로써 선택할 수 있다. 이러한 DRAM 장치가 고집적화됨에 따라 단위 셀의 면적 축소가 필연적으로 수반되며, 이에 따라 캐패시터의 용량을 확보하는 것이 매우 중요한 문제가 되고 있다. 캐패시터의 용량을 확보하기 위해서는 유전막의 두께를 줄이거나, 유전율이 높은 물질을 유전막으로 사용하거나, 스토리지 전극의 면적을 늘리는 방법 등 여러 가지가 있다. 특히, 캐패시터의 용량을 증대시키기 위하여 초기의 평면 셀 캐패시터 구조에서 스택(stack) 또는 트랜치(trench) 캐패시터 구조로 변화되고 있으며, 스택 캐패시터 구조에서도 실린더형 캐패시터 또는 핀(fin)형 캐패시터 등 스토리지 전극의 유효 면적을 증대시키기 위한 구조로 기술 변화가 이루어져 오고 있다.
이러한 기술 변화를 공정 순서의 관점에서 살펴보면, 비트라인 형성 이전에 캐패시터가 형성되는 CUB(Capacitor Under Bitline) 구조에서 비트라인 형성 이후에 캐패시터가 형성되는 COB(Capacitor Over Bitline) 구조로 변경되었다. COB 구조는 CUB 구조와 대비하여 비트라인 형성 이후에 캐패시터를 형성하므로 비트라인 공정의 마진에 관계없이 캐패시터를 형성하는 것이 가능하기 때문에 제한된 면적에서 캐패시터의 용량을 증대시키는데 우수한 장점을 갖는다. 즉, COB 구조는 캐패시터가 비트라인의 상부에 형성되므로, 스토리지 전극의 치수(size)를 리소그라피 공정의 한계까지 최대화시킬 수 있으므로 큰 용량의 캐패시턴스를 확보할 수 있다.
도 1은 종래 방법에 의한 COB 구조를 갖는 반도체 장치의 평면도이다. 도 2a, 도 2b 및 도 2c는 각각 도 1의 AA' 선, BB' 선 및 CC' 선에 따른 반도체 장치의 단면도들이다.
도 1 내지 도 2c를 참조하면, 반도체 기판(10)의 상부에 통상의 소자분리 공정을 실시하여 기판(10)을 액티브 영역(11)과 필드 영역(12)으로 구분한다. 이어서, 액티브 영역(11)의 상부에 게이트 산화막층(14) 및 게이트 전극(19)을 순차적으로 형성한다. 게이트 전극(19)는 불순물이 도핑된 폴리실리콘층(16)과 텅스텐 실리사이드층(18)이 적층된 폴리사이드 구조로 형성하며, 게이트 전극(19)의 상부 및 측벽에 산화막층(20) 및 산화막 스페이서(22)를 형성한다. 통상의 이온주입 공정에 의해 게이트 전극(19) 양측의 액티브 영역(11)에 소오스/드레인 영역(도시하지 않음)을 형성함으로써, 게이트 전극(19) 및 소오스/드레인 영역으로 이루어진 트랜지스터를 형성한다.
이어서, 결과물의 상부에 제1 층간 절연층(24)을 형성한 후, 사진식각 공정을 통해 층간 절연층(24)을 식각하여 트랜지스터의 드레인 영역을 노출시키는 비트라인 콘택홀(26)을 형성한다. 결과물의 상부에 불순물이 도핑된 폴리실리콘층(28), 텅스텐 실리사이드층(29) 및 산화막층(32)을 순차적으로 적층한 후, 사진식각 공정을 통해 이 층들(32, 29, 28)을 패터닝하여 폴리사이드 구조의 비트라인(30)을 형성한다.
이어서, 결과물의 상부에 제2 층간 절연층(34)을 형성한 후, 사진식각 공정을 통해 제2 층간 절연층(34) 및 제1 층간 절연층(24)을 식각하여 트랜지스터의 소오스 영역을 노출시키는 매몰 콘택홀(buried contact hole)(36)을 형성한다. 결과물의 상부에 불순물이 도핑된 폴리실리콘층을 증착하고 이를 사진식각 공정으로 패터닝하여 캐패시터의 스토리지 전극(38)을 형성한다.
상술한 종래 방법에 의하면, 비트라인과 스토리지 전극 간의 절연성을 확보하면서 효과적으로 적층하기 위하여 매우 복잡한 공정을 진행하게 된다. 즉, 비트라인 콘택홀을 형성하기 위한 사진식각 단계, 비트라인용 도전층의 증착 단계, 비트라인 패터닝을 위한 사진식각 단계, 층간 절연층의 증착 단계, 매몰 콘택홀을 형성하기 위한 사진식각 단계, 스토리지 전극용 도전층의 증착 단계, 및 스토리지 전극 패터닝을 위한 사진식각 단계의 순서로 진행함으로써, 4회의 사진 공정, 4회의 식각 공정 및 3회의 증착 공정이 필요하게 된다.
또한, 매몰 콘택홀을 형성하기 위한 사진 공정시 매몰 콘택홀과 비트라인 간의 얼라인 마진이 부족하여 비트라인과 스토리지 전극이 쇼트될 수 있다. 더욱이, 매몰 콘택홀을 제1 및 제2 층간 절연층을 관통하여 형성하여야 하므로, 매몰 콘택홀의 높이가 높아져 콘택 저항이 증가하는 문제가 발생한다.
따라서, 본 발명의 목적은 비트라인 콘택홀과 매몰 콘택홀을 동시에 형성함으로써 공정을 단순화시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
도 1은 종래 방법에 의한 반도체 장치의 평면도이다.
도 2a 내지 도 2c는 각각 도 1의 AA' 선, BB' 선 및 CC' 선에 따른 반도체 장치의 단면도들이다.
도 3 내지 도 4c는 본 발명에 의한 반도체 장치의 제조 방법에 있어서, 콘택홀을 형성하는 단계를 설명하기 위한 평면도 및 단면도들이다.
도 5 내지 도 6c는 본 발명에 의한 반도체 장치의 제조 방법에 있어서, 비트라인을 형성하는 단계를 설명하기 위한 평면도 및 단면도들이다.
도 7a 내지 도 7c는 본 발명에 의한 반도체 장치의 제조 방법에 있어서, 제2 절연층을 증착하는 단계를 설명하기 위한 단면도들이다.
도 8a 내지 도 8c는 본 발명에 의한 반도체 장치의 제조 방법에 있어서, 제2 절연층을 에치백하는 단계를 설명하기 위한 단면도들이다.
도 9 내지 도 10c는 본 발명에 의한 반도체 장치의 제조 방법에 있어서, 스토리지 전극을 형성하는 단계를 설명하기 위한 평면도 및 단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 반도체 기판 101 : 액티브 영역
102 : 필드 영역 104 : 게이트 산화막층
109 : 게이트 전극 110 : 산화막층
112 : 산화막 스페이서 114 : 층간 절연층
116a, 116b : 콘택홀 118a : 비트라인
118b : 플러그 120 : 제1 절연층
122 제2 절연층 124 : 스토리지 전극
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 게이트 절연층을 개재하여 형성된 게이트 전극과, 상기 게이트 전극에 의해 이격되어 형성된 소오스 및 드레인 영역을 갖는 트랜지스터를 형성하는 단계; 상기 결과물의 상부에 층간 절연층을 증착하는 단계; 상기 층간 절연층을 식각하여 상기 트랜지스터의 소오스 및 드레인 영역을 각각 노출시키는 콘택홀들을 형성하는 단계; 상기 결과물의 상부에 제1 도전층 및 제1 절연층을 차례로 증착하는 단계; 상기 제1 절연층 및 제1 도전층을 패터닝하여 상기 드레인 영역을 노출시키는 콘택홀을 통해 상기 드레인 영역에 연결되는 비트라인을 형성하는 단계; 상기 결과물의 상부에 제2 절연층을 증착하는 단계; 그리고 상기 제2 절연층을 에치백하여 상기 비트라인의 측벽에만 제2 절연층을 남기는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 비트라인을 형성하는 단계에서, 소오스 영역을 노출시키는 콘택홀의 내부에 제1 도전층으로 이루어진 플러그를 형성한다.
바람직하게는, 제2 절연층을 에치백하여 비트라인의 측벽에만 제2 절연층을 남기는 단계 후, 결과물의 상부에 제2 도전층을 증착하는 단계; 및 제2 도전층을 패터닝하여 소오스 영역을 노출시키는 콘택홀을 통해 소오스 영역에 연결되는 캐패시터의 스토리지 전극을 형성하는 단계를 더 구비한다.
상술한 바와 같이 본 발명에 의하면, 트랜지스터의 드레인 영역과 비트라인을 연결하기 위한 비트라인 콘택홀 및 트랜지스터의 소오스 영역과 스토리지 전극을 연결하기 위한 매몰 콘택홀을 동시에 형성한다. 따라서, 공정을 단순화시킬 수 있으며, 매몰 콘택홀과 비트라인 간의 얼라인 마진 감소에 의한 문제를 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3 내지 도 10은 본 발명에 의한 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 3은 콘택홀을 형성하는 단계를 도시한 평면도이고, 도 4a, 도 4b 및 도 4c는 각각 도 3의 aa' 선, bb' 선 및 cc' 선에 따른 단면도들이다. 반도체 기판(100)의 상부에 통상의 소자분리 공정, 예컨대 실리콘 부분 산화(local oxidation of silicon; LOCOS)이나 얕은 트렌치 소자분리(shallow trench isolation; STI) 공정을 실시하여 기판(100)을 액티브 영역(101)과 필드 영역(102)으로 구분한다.
이어서, 액티브 영역(101)의 상부에 열산화 공정을 통해 게이트 산화막층(104)을 형성한 후, 그 상부에 폴리실리콘층(106)을 증착하고 확산 방법이나 이온주입 방법을 통해 폴리실리콘층(106)을 도핑시킨다. 또는, 폴리실리콘층(106)을 증착하면서 인-시튜 도핑할 수도 있다. 이어서, 폴리실리콘층(106)의 상부에 텅스텐 실리사이드층(108) 및 산화막층(110)을 차례로 증착한 후, 사진식각 공정을 통해 산화막층(110), 텅스텐 실리사이드층(108) 및 폴리실리콘층(106)을 패터닝하여 게이트 전극(109)을 형성한다.
이어서, 결과물의 상부에 산화막을 증착하고 이를 에치백하여 게이트 전극(109)의 측벽에 산화막 스페이서(112)를 형성한다. 산화막 스페이서(112) 및 게이트 전극(109)을 이온주입 마스크로 사용하여 불순물을 이온주입함으로써, 게이트 전극(109) 양측의 액티브 영역(101)에 소오스/드레인 영역(도시하지 않음)을 형성한다. 그 결과, 게이트 전극(109) 및 소오스/드레인 영역으로 이루어진 트랜지스터가 형성된다.
이어서, 트랜지스터와 후속 공정에서 형성되어질 비트라인 간을 절연시키기 위하여 결과물의 상부에 층간 절연층(114)으로, 예컨대 BPSG막을 증착한다. 바람직하게는, 통상의 평탄화 공정을 실시하여 층간 절연층(114)의 표면을 평탄화시킨다. 이어서, 사진식각 공정을 통해 층간 절연층(114)을 식각하여 드레인 영역을 노출시키는 콘택홀(116a) 및 소오스 영역을 노출시키는 콘택홀(116b)을 동시에 형성한다.
도 5는 비트라인(118a)을 형성하는 단계를 도시하는 평면도이고, 도 6a, 도 6b 및 도 6c는 각각 도 5의 aa' 선, bb' 선 및 cc' 선에 따른 단면도들이다. 상술한 바와 같이 콘택홀들(116a, 116b)을 형성한 후, 결과물의 상부에 제1 도전층으로, 예컨대 폴리실리콘층을 증착하고 통상의 도핑 방법에 의해 폴리실리콘층을 고농도의 불순몰로 도핑시킨다. 이어서, 제1 도전층의 상부에 제1 절연층(120)으로, 예컨대 산화막을 증착한다. 사진식각 공정을 통해 제1 절연층(120) 및 제1 도전층을 패터닝하여 드레인 영역을 노출시키는 콘택홀(116a)을 통해 드레인 영역에 연결되는 비트라인(118a)을 형성한다. 이와 동시에, 소오스 영역을 노출시키는 콘택홀(116b)의 내부에는 제1 절연층(120)이 제거되면서 제1 도전층으로 이루어진 플러그(118b)가 형성된다.
도 7a, 도 7b 및 도 7c는 각각 도 5의 aa' 선, bb' 선 및 cc' 선에 따른 단면도들로서, 비트라인(118a)이 형성된 결과물의 상부에 제2 절연층(122)으로, 예컨대 산화막을 증착하는 단계를 도시한다.
도 8a, 도 8b 및 도 8c는 각각 도 5의 aa' 선, bb' 선 및 cc' 선에 따른 단면도들로서, 제2 절연층(122)을 에치백하여 비트라인(118a)의 측벽에만 제2 절연층(122)을 남기는 단계를 도시한다. 상술한 공정의 결과로, 비트라인(118a)은 그 상부 및 측벽이 제1 절연층(120) 및 제2 절연층(122)으로 절연된다.
도 9는 스토리지 전극(124)을 형성하는 단계를 도시하는 평면도이고, 도 10a, 도 10b 및 도 10c는 각각 도 9의 aa' 선, bb' 선 및 cc' 선에 따른 단면도들이다. 상술한 바와 같이 비트라인(118a)을 절연시킨 후, 결과물의 상부에 제2 도전층으로, 예컨대 폴리실리콘층을 증착하고 통상의 도핑 방법에 의해 폴리실리콘층을 고농도의 불순몰로 도핑시킨다. 이어서, 사진식각 공정을 통해 제2 도전층을 패터닝하여 소오스 영역을 노출시키는 콘택홀(116b) 및 제1 도전층 플러그(118b)를 통해 소오스 영역에 연결되는 캐패시터의 스토리지 전극(124)을 형성한다.
이어서, 도시하지는 않았으나, 결과물의 상부에 유전체층 및 플레이트 전극을 차례로 적층하여 캐패시터를 형성한 후, 통상의 금속 콘택 및 금속 배선층 공정을 진행한다.
상술한 바와 같이 본 발명에 의하면, 트랜지스터의 드레인 영역과 비트라인을 연결하기 위한 비트라인 콘택홀 및 트랜지스터의 소오스 영역과 스토리지 전극을 연결하기 위한 매몰 콘택홀을 동시에 형성한다. 따라서, 종래 방법에 비해 사진 공정을 1회 감소시켜 공정을 단순화할 수 있으며, 종래 방법에서 문제시되었던 매몰 콘택홀과 비트라인 간의 얼라인 마진 감소에 의한 불량을 방지할 수 있다.
또한, 비트라인의 상부 및 측벽에만 절연층을 남긴 후 스토리지 전극을 증착하므로, 종래 방법에서 사용되었던 두꺼운 층간 절연층의 증착 단계를 생략하여 전체적인 단차를 저하시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (3)
- 반도체 기판의 상부에 게이트 절연층을 개재하여 형성된 게이트 전극과, 상기 게이트 전극에 의해 이격되어 형성된 소오스 및 드레인 영역을 갖는 트랜지스터를 형성하는 단계;상기 결과물의 상부에 층간 절연층을 증착하는 단계;상기 층간 절연층을 식각하여 상기 트랜지스터의 소오스 및 드레인 영역을 각각 노출시키는 콘택홀들을 형성하는 단계;상기 결과물의 상부에 제1 도전층 및 제1 절연층을 차례로 증착하는 단계;상기 제1 절연층 및 제1 도전층을 패터닝하여 상기 드레인 영역을 노출시키는 콘택홀을 통해 상기 드레인 영역에 연결되는 비트라인을 형성하는 단계;상기 결과물의 상부에 제2 절연층을 증착하는 단계; 그리고상기 제2 절연층을 에치백하여 상기 비트라인의 측벽에만 제2 절연층을 남기는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 비트라인을 형성하는 단계에서, 상기 소오스 영역을 노출시키는 콘택홀의 내부에 상기 제1 도전층으로 이루어진 플러그를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제2 절연층을 에치백하여 상기 비트라인의 측벽에만 제2 절연층을 남기는 단계 후,상기 결과물의 상부에 제2 도전층을 증착하는 단계; 및상기 제2 도전층을 패터닝하여 상기 소오스 영역을 노출시키는 콘택홀을 통해 상기 소오스 영역에 연결되는 캐패시터의 스토리지 전극을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990028953A KR20010010210A (ko) | 1999-07-16 | 1999-07-16 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990028953A KR20010010210A (ko) | 1999-07-16 | 1999-07-16 | 반도체 장치의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010010210A true KR20010010210A (ko) | 2001-02-05 |
Family
ID=19602446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990028953A KR20010010210A (ko) | 1999-07-16 | 1999-07-16 | 반도체 장치의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010010210A (ko) |
-
1999
- 1999-07-16 KR KR1019990028953A patent/KR20010010210A/ko not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |