KR20000074908A - Capacitor of semicon ductor device and method for fabricating the same - Google Patents
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Abstract
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 커패시턴스(capacitance) 감소없이도 기판 상에서 커패시터가 차지하는 면적을 줄일 수 있도록 하여 바이폴라 소자나 바이 CMOS(Bipolar CMOS) 소자의 집적도를 향상시킬 수 있도록 한 반도체 소자의 커패시터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to reduce the area occupied by a capacitor on a substrate without reducing capacitance, thereby improving the degree of integration of a bipolar device or a bipolar CMOS device. The present invention relates to a capacitor of a semiconductor device and a method of manufacturing the same.
바이폴라 소자나 바이 CMOS 소자에서는 통상, 금속막(또는 폴리실리콘막)과 실리콘(예컨대, 에미터)이 절연막을 사이에 두고 접속되거나 또는 폴리실리콘막과 폴리실리콘막이 절연막을 사이에 두고 접속되는 구조를 가지도록 커패시터 설계가 이루어지고 있다.In a bipolar device or a bi CMOS device, a structure in which a metal film (or a polysilicon film) and silicon (for example, an emitter) are connected with an insulating film therebetween or a polysilicon film and a polysilicon film are connected with an insulating film interposed therebetween Capacitor design is being made to have.
도 1에는 그 일 예로서, 종래 일반적으로 사용되어 오던 바이폴라 소자의 커패시터 구조를 도시한 단면도가 제시되어 있다.FIG. 1 is a cross-sectional view illustrating a capacitor structure of a bipolar device that has been conventionally used as an example.
도 1의 단면도에 의하면, 종래 바이폴라 소자의 커패시터는 반도체 기판(10) 내에는 하부전극으로 사용되어질 에미터(12)가 형성되고, 상기 에미터(12) 상에는 절연막(14)이 형성되며, 상기 절연막(14) 내에는 에미터(12)의 표면이 소정 부분 노출되도록 상기 절연막(14)을 관통하여 와이드(wide) 콘택 홀이 형성되고, 상기 콘택 홀을 포함한 절연막(14) 상의 소정 부분에는 질화막 재질의 유전막(16)이 형성되며, 상기 유전막(16) 상에는 상부전극으로 사용되어질 금속막이나 폴리실리콘막 재질의 도전성막 패턴(18)이 형성되도록 이루어져 있음을 알 수 있다. 도 1에서 미설명 참조번호 20은 배선 라인을 나타낸다.According to the cross-sectional view of FIG. 1, in the conventional bipolar capacitor, an emitter 12 to be used as a lower electrode is formed in the semiconductor substrate 10, and an insulating film 14 is formed on the emitter 12. A wide contact hole is formed in the insulating film 14 to penetrate the insulating film 14 so that the surface of the emitter 12 is exposed to a predetermined portion, and a nitride film is formed in the predetermined part on the insulating film 14 including the contact hole. It can be seen that the dielectric film 16 is formed, and the conductive film pattern 18 made of a metal film or a polysilicon film to be used as an upper electrode is formed on the dielectric film 16. In FIG. 1, reference numeral 20 denotes a wiring line.
따라서, 상기 구조의 커패시터는 도 2의 등가회로도에서 알 수 있듯이 C에 해당되는 커패시턴스가 확보되도록 소자 구성이 이루어지게 된다.Therefore, as shown in the equivalent circuit diagram of FIG. 2, the capacitor having the above-described structure has an element structure such that a capacitance corresponding to C is secured.
그러나, 상기에 언급된 구조를 가지도록 커패시터를 제조할 경우에는 반도체 소자의 고집적화 측면에서 다음과 같은 문제가 발생된다.However, when the capacitor is manufactured to have the above-mentioned structure, the following problem occurs in terms of high integration of the semiconductor device.
반도체 소자의 집적도가 증가함에 따라 반도체를 이루는 각종 단위 소자들의 크기는 계속 축소되어왔지만, 커패시터의 경우는 여러 가지의 공정 제약으로 인해 사이즈를 축소하는데 어려움이 뒤따라 현재 이와 관련된 사이즈 축소는 제대로 이루어지지 않고 있는 상태이다.As the degree of integration of semiconductor devices has increased, the size of various unit devices constituting a semiconductor has been continuously reduced. However, in the case of capacitors, it is difficult to reduce the size due to various process constraints. It is in a state.
이는 아래 (1)식에서 알 수 있듯이 다음과 같은 이유에서 비롯된다.This can be attributed to the following reasons as can be seen in Equation (1) below.
C=(ε0·ε)·(A/d) ---------(1)C = (ε 0 · ε) · (A / d) --------- (1)
(여기서, C는 커패시터의 커패시턴스, ε0는 진공의 유전율, ε는 유전막의 유전율, A는 커패시터의 면적, d는 유전막의 두께를 나타낸다)Where C is the capacitance of the capacitor, ε 0 is the dielectric constant of the vacuum, ε is the dielectric constant of the dielectric film, A is the area of the capacitor, and d is the thickness of the dielectric film.
일반적으로, 커패시터가 기판 상에서 차지하는 면적(A)을 줄이면서도 일정한 C값을 유지하도록 하기 위해서는 소자 제조시 ①유전막(16)의 두께를 기존보다 박막화하거나 ②유전상수가 큰 유전막을 사용하여야 한다.In general, in order to reduce the area A occupied by the capacitor on the substrate and to maintain a constant C value, the thickness of the dielectric film 16 should be thinner than before, or a dielectric film having a large dielectric constant should be used.
이중, 첫 번째 방법은 유전막의 두께를 100Å 이하로 박막화하는 경우 파울러-노드하임(Fowler-Nordheim) 전류에 의해 박막의 신뢰성이 저하되므로 대용량 기억소자에 적용하기 어렵다는 단점을 지니고, 두 번째 방법은 고유전율 재료, 예컨대, PZT(Pb(Zr,Ti)O3)나 BST(BaSrTi)와 같은 강유전체 재질의 유전막(16) 사용할 경우 폴리실리콘 재질의 하부전극에 상기 막질을 직접 증착하여 사용하기 어렵다는 단점을 지녀 그 적용에 한계가 따르게 된다.Among these, the first method has a disadvantage in that it is difficult to apply to large-capacity memory devices because the reliability of the thin film is degraded by Fowler-Nordheim current when the thickness of the dielectric film is reduced to 100 Å or less. When using the dielectric film 16 made of a ferroelectric material such as PZT (Pb (Zr, Ti) O 3 ) or BST (BaSrTi), it is difficult to directly deposit the film on the polysilicon bottom electrode. There is a limit to the application.
따라서, 제한된 단위 셀 면적 내에서 커패시터가 차지하는 면적을 줄이는데에는 많은 어려움이 뒤따르게 되고, 그 결과 반도체 소자의 집적도 향상에도 제약이 가해지게 된다. 이러한 문제는 바이폴라 소자외에 바이 CMOS 소자 제조시에도 동일하게 발생되므로, 현재 이에 대한 개선책이 시급하게 요구되고 있다.Therefore, it is difficult to reduce the area occupied by the capacitor within the limited unit cell area, and as a result, the integration of the semiconductor device may be limited. The same problem occurs in the manufacturing of bi-CMOS devices in addition to the bipolar devices, and therefore, there is an urgent need for improvement.
이에 본 발명의 목적은, 바이폴라 소자나 바이 CMOS 소자 제조시 커패시터를 적층식 구조로 가져가되, 이들 각 커패시터들이 병렬 연결되도록 소자를 설계해 주므로써, 제한된 셀 면적 내에서 커패시턴스 감소없이도 커패시터가 차지하는 면적을 줄일 수 있도록 하여 집적도 향상을 이룰 수 있도록 한 반도체 소자의 커패시터를 제공함에 있다.Accordingly, an object of the present invention is to take a capacitor in a stacked structure when manufacturing a bipolar device or a bi CMOS device, and by designing a device so that each of these capacitors are connected in parallel, the capacitor occupies the capacitor without reducing capacitance within a limited cell area. The present invention provides a capacitor of a semiconductor device capable of reducing the area and thus improving integration.
본 발명의 다른 목적은 상기 구조의 커패시터를 효과적으로 제조할 수 있는 제조방법을 제공함에 있다.Another object of the present invention is to provide a manufacturing method capable of effectively manufacturing the capacitor of the above structure.
도 1은 종래 바이폴라 소자의 커패시터 구조를 도시한 단면도,1 is a cross-sectional view showing a capacitor structure of a conventional bipolar device;
도 2는 도 1에 제시된 커패시터의 등가회로도,2 is an equivalent circuit diagram of the capacitor shown in FIG. 1;
도 3은 본 발명에 의한 바이폴라 소자의 커패시터 구조를 도시한 단면도,3 is a cross-sectional view showing a capacitor structure of a bipolar device according to the present invention;
도 4는 도 3에 제시된 커패시터의 등가회로도,4 is an equivalent circuit diagram of the capacitor shown in FIG.
도 5a 내지 도 5f는 도 3의 커패시터 제조방법을 도시한 공정수순도이다.5A through 5F are process flowcharts illustrating the capacitor manufacturing method of FIG. 3.
상기 목적을 달성하기 위하여 본 발명에서는, 에미터가 구비된 반도체 기판과; 상기 기판 전면에 형성된 제 1 절연막과; 상기 에미터의 표면이 소정 부분 노출되도록 상기 제 1 절연막을 관통하여 형성된 와이드 콘택 홀과; 상기 와이드 콘택 홀을 포함한 상기 제 1 절연막 상에 형성된 제 1 유전막과; 상기 와이드 콘택 홀을 포함한 그 근방의 상기 제 1 유전막 상에 형성된 제 1 도전성막 패턴과; 상기 결과물 전면에 형성된 제 2 절연막과; 상기 제 1 도전성막 패턴의 표면이 소정 부분 노출되도록 상기 제 2 절연막을 관통하여 형성된 제 1 와이드 비어 홀과; 상기 제 1 와이드 비어 홀을 포함한 상기 제 2 절연막 상에 형성된 제 2 유전막과; 상기 제 1 와이드 비어 홀을 포함한 그 근방의 상기 제 2 유전막 상에 형성되며, 상기 에미터와 전기적으로 연결된 제 2 도전성막 패턴과; 상기 결과물 전면에 형성된 제 3 절연막과; 상기 제 2 도전성막 패턴의 표면이 소정 부분 노출되도록 상기 제 3 절연막을 관통하여 형성된 제 2 와이드 비어 홀과; 상기 제 2 와이드 비어 홀을 포함한 상기 제 3 절연막 상에 형성된 제 3 유전막과; 상기 제 2 와이드 비어 홀을 포함한 그 근방의 상기 제 3 유전막 상에 형성되며, 상기 제 1 도전성막 패턴과 전기적으로 연결된 제 3 도전성막 패턴으로 이루어져, 상기 에미터와 상기 제 1 도전성막 패턴이 상기 제 1 유전막을 사이에 두고 제 1 커패시터를 이루고, 상기 제 1 및 제 2 도전성막 패턴이 상기 제 2 유전막을 사이에 두고 제 2 커패시터를 이루며, 상기 제 2 및 제 3 도전성막 패턴이 상기 제 3 유전막을 사이에 두고 제 3 커패시터를 이루도록 구성된 반도체 소자의 커패시터가 제공된다.In order to achieve the above object, in the present invention, an emitter is provided with a semiconductor substrate; A first insulating film formed on the entire surface of the substrate; A wide contact hole formed through the first insulating film so that the surface of the emitter is partially exposed; A first dielectric layer formed on the first insulating layer including the wide contact hole; A first conductive film pattern formed on the first dielectric film in the vicinity thereof including the wide contact hole; A second insulating film formed on the entire surface of the resultant material; A first wide via hole formed through the second insulating film so that a surface of the first conductive film pattern is partially exposed; A second dielectric film formed on the second insulating film including the first wide via hole; A second conductive film pattern formed on the second dielectric film in the vicinity of the first wide via hole and electrically connected to the emitter; A third insulating film formed on the entire surface of the resultant material; A second wide via hole formed through the third insulating film so that a surface of the second conductive film pattern is partially exposed; A third dielectric film formed on the third insulating film including the second wide via hole; A third conductive film pattern formed on the third dielectric film in the vicinity of the second wide via hole and electrically connected to the first conductive film pattern, wherein the emitter and the first conductive film pattern A first capacitor is formed with a first dielectric film interposed therebetween, and the first and second conductive film patterns form a second capacitor with the second dielectric film interposed therebetween, and the second and third conductive film patterns are formed in the third capacitor. A capacitor of a semiconductor device configured to form a third capacitor with a dielectric film therebetween is provided.
상기 다른 목적을 달성하기 위하여 본 발명에서는, 에미터가 구비된 반도체 기판 전면에 제 1 절연막을 형성하는 공정과; 상기 에미터 표면이 소정 부분 노출되도록 상기 제 1 절연막을 식각하여 와이드 콘택 홀을 형성하는 공정과; 상기 와이드 콘택 홀을 포함한 제 1 절연막 상에 제 1 유전막을 형성하는 공정과; 상기 와이드 콘택 홀과 소정 간격 이격된 지점의 상기 에미터 표면이 소정 부분 노출되도록 상기 제 1 유전막과 상기 제 1 절연막을 식각하여 네로 콘택 홀을 형성하는 공정과; 상기 결과물 전면에 제 1 도전성막을 형성하고 이를 선택식각하여, 상기 제 1 유전막과 연결되는 제 1 도전성막 패턴과 상기 에미터와 연결되는 제 1 배선 라인을 형성하는 공정과; 상기 제 1 도전성막 패턴과 상기 제 1 배선 라인을 포함한 상기 제 1 유전막 전면에 제 2 절연막을 형성하는 공정과; 상기 제 1 도전성막 패턴의 표면이 소정 부분 노출되도록 상기 제 2 절연막을 식각하여 제 1 와이드 비어 홀을 형성하는 공정과; 상기 제 1 와이드 비어 홀을 포함한 상기 제 2 절연막 상에 제 2 유전막을 형성하는 공정과; 상기 제 1 도전성막 패턴의 일측 끝단부와 상기 제 1 배선 라인의 표면이 각각 소정 부분 노출되도록 상기 제 2 유전막과 상기 제 2 절연막을 식각하여 복수의 제 1 네로 비어 홀을 형성하는 공정과; 상기 결과물 전면에 제 2 도전성막을 형성하고 이를 선택식각하여, 상기 제 1 배선 라인과 연결되는 제 2 도전성막 패턴과 상기 제 1 도전성막 패턴과 연결되는 제 2 배선 라인을 형성하는 공정과; 상기 제 2 도전성막 패턴과 상기 제 2 배선 라인을 포함한 상기 제 2 유전막 상에 제 3 절연막을 형성하는 공정과; 상기 제 2 도전성막 패턴의 표면이 소정 부분 노출되도록 상기 제 3 절연막을 식각하여 제 2 와이드 비어 홀을 형성하는 공정과; 상기 제 2 와이드 비어 홀을 포함한 상기 제 3 절연막 상에 제 3 유전막을 형성하는 공정과; 상기 제 2 배선 라인의 표면이 소정 부분 노출되도록 상기 제 3 유전막과 상기 제 3 절연막을 식각하여 제 2 네로 비어 홀을 형성하는 공정과; 상기 결과물 전면에 제 3 도전성막을 형성하고 이를 선택식각하여, 상기 제 2 배선 라인과 연결되는 제 3 도전성막 패턴을 형성하는 공정으로 이루어진 반도체 소자의 커패시터 제조방법이 제공된다.In order to achieve the above another object, the present invention, the step of forming a first insulating film on the entire surface of the semiconductor substrate with an emitter; Forming a wide contact hole by etching the first insulating film so that the emitter surface is partially exposed; Forming a first dielectric film on the first insulating film including the wide contact hole; Etching the first dielectric film and the first insulating film so as to partially expose the emitter surface at a predetermined distance from the wide contact hole to form a narrow contact hole; Forming a first conductive layer on the entire surface of the resultant and selectively etching the first conductive layer to form a first conductive layer pattern connected to the first dielectric layer and a first wiring line connected to the emitter; Forming a second insulating film on the entire surface of the first dielectric film including the first conductive film pattern and the first wiring line; Etching the second insulating film to form a first wide via hole so that a surface of the first conductive film pattern is partially exposed; Forming a second dielectric film on the second insulating film including the first wide via hole; Etching the second dielectric film and the second insulating film to form a plurality of first narrow via holes such that one end of the first conductive film pattern and a surface of the first wiring line are partially exposed; Forming a second conductive film on the entire surface of the resultant and selectively etching the second conductive film to form a second conductive film pattern connected to the first wiring line and a second wiring line connected to the first conductive film pattern; Forming a third insulating film on the second dielectric film including the second conductive film pattern and the second wiring line; Etching the third insulating film to form a second wide via hole such that a surface of the second conductive film pattern is partially exposed; Forming a third dielectric film on the third insulating film including the second wide via hole; Etching the third dielectric film and the third insulating film so as to expose a predetermined portion of the surface of the second wiring line to form a second narrow via hole; A method of manufacturing a capacitor of a semiconductor device is provided, which comprises forming a third conductive film on the entire surface of the resultant and selectively etching the third conductive film to form a third conductive film pattern connected to the second wiring line.
상기 구조를 가지도록 커패시터를 제조할 경우, "에미터-제 1 유전막-제 1 도전성막 패턴" 간의 커패시턴스를 C1, "제 1 도전성막 패턴-제 2 유전막-제 2 도전성막 패턴" 간의 커패시턴스를 C2, "제 2 도전성막 패턴-제 3 유전막-제 3 도전성막 패턴" 간의 커패시턴스를 C3라 할 때, 총 커패시턴스 T가 T=C1+C2+C3=3C(C=C1=C2=C3)의 값을 가지게 되므로, 제한된 셀 면적 내에서 커패시터가 차지하는 면적을 기존과 동일하게 가져가더라도 커패시턴스는 종래보다 3배 증가된 값을 얻을 수 있게 된다. 따라서, 커패시터가 차지하는 면적을 기존의 1/3 수준에 해당되는 사이즈로 가져가더라도 커패시턴스 감소가 발생하지 않게 되고, 그 결과 커패시터의 사이즈 축소가 가능하게 된다.When the capacitor is manufactured to have the above structure, the capacitance between the "emitter-first dielectric film-first conductive film pattern" is set to the capacitance between C1 and the "first conductive film pattern-second dielectric film-second conductive film pattern". When the capacitance between C2 and "second conductive film pattern-third dielectric film-third conductive film pattern" is C3, the total capacitance T is T = C1 + C2 + C3 = 3C (C = C1 = C2 = C3). Since the value is increased, the capacitance can be three times higher than the conventional case even if the area occupied by the capacitor within the limited cell area is the same as before. Therefore, even if the area occupied by the capacitor is about one third of the size, capacitance reduction does not occur, and as a result, the size of the capacitor can be reduced.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 3은 본 발명에서 제안된 바이폴라 소자의 커패시터 구조를 도시한 단면도를 나타낸다.3 is a cross-sectional view showing a capacitor structure of the bipolar device proposed in the present invention.
도 3의 단면도에 의하면, 본 발명에서 제안된 바이폴라 소자의 커패시터는 반도체 기판(10) 내에는 에미터(102)가 형성되고, 상기 에미터(102) 상에는 제 1 절연막(104)이 형성되며, 상기 제 1 절연막(104) 내에는 에미터(102)의 표면이 소정 부분 노출되도록 제 1 절연막(104)을 관통하여 와이드 콘택 홀이 형성되고, 상기 와이드 콘택 홀을 포함한 제 1 절연막(104) 상에는 질화막 재질의 제 1 유전막(106)이 형성되며, 상기 와이드 콘택 홀을 포함한 그 근방의 상기 제 1 유전막(106) 상에는 금속막이나 폴리실리콘막 재질의 제 1 도전성막 패턴(108)이 형성되고, 상기 결과물 전면에는 제 2 절연막(112)이 형성되며, 상기 제 2 절연막(112) 내에는 제 1 도전성막 패턴(108)의 표면이 소정 부분 노출되도록 제 2 절연막(112)을 관통하여 제 1 와이드 비어 홀이 형성되고, 상기 제 1 와이드 비어 홀을 포함한 제 2 절연막(112) 상에는 질화막 재질의 제 2 유전막(114)이 형성되며, 상기 제 1 와이드 비어 홀을 포함한 그 근방의 상기 제 2 유전막(114) 상에는 금속막이나 폴리실리콘막 재질의 제 2 도전성막 패턴(118)이 형성되고, 상기 결과물 전면에는 제 3 절연막(120)이 형성되며, 상기 제 3 절연막(120) 내에는 제 2 도전성막 패턴(118)의 표면이 소정 부분 노출되도록 제 3 절연막(120)을 관통하는 제 2 와이드 비어 홀이 형성되고, 상기 제 2 와이드 비어 홀을 포함한 제 3 절연막(120) 상에는 질화막 재질의 제 3 유전막(122)이 형성되며, 상기 제 2 와이드 비어 홀을 포함한 그 근방의 상기 제 3 유전막(122) 상에는 금속막이나 폴리실리콘막 재질의 제 3 도전성막 패턴(124)이 형성되도록 이루어져, "에미터(102)-제 1 유전막(106)-제 1 도전성막 패턴(108)"이 제 1 커패시터를 이루고, "제 1 도전성막 패턴(108)-제 2 유전막(114)-제 2 도전성막 패턴(118)"이 제 2 커패시터를 이루며, "제 2 도전성막 패턴(118)-제 3 유전막(122)-제 3 도전성막 패턴(124)"이 제 3 커패시터를 이루도록 소자가 구성되어 있음을 알 수 있다.According to the cross-sectional view of FIG. 3, in the capacitor of the bipolar device proposed in the present invention, an emitter 102 is formed in the semiconductor substrate 10, and a first insulating film 104 is formed on the emitter 102. A wide contact hole is formed in the first insulating film 104 to penetrate the first insulating film 104 so that the surface of the emitter 102 is partially exposed, and on the first insulating film 104 including the wide contact hole. A first dielectric film 106 formed of a nitride film material is formed, and a first conductive film pattern 108 made of a metal film or a polysilicon film is formed on the first dielectric film 106 in the vicinity including the wide contact hole. A second insulating film 112 is formed on the entire surface of the resultant, and the first insulating film 112 penetrates through the second insulating film 112 to expose a predetermined portion of the surface of the first conductive film pattern 108 in the first insulating film 112. Via holes are formed and the first wye A second dielectric film 114 of nitride material is formed on the second insulating film 112 including the via hole, and a metal film or a polysilicon film material is formed on the second dielectric film 114 near the first insulating film 112 including the first wide via hole. A second conductive film pattern 118 is formed, and a third insulating film 120 is formed on the entire surface of the resultant, and a surface of the second conductive film pattern 118 is partially exposed in the third insulating film 120. A second wide via hole penetrating through the third insulating film 120 is formed, and a third dielectric film 122 made of a nitride film is formed on the third insulating film 120 including the second wide via hole. A third conductive film pattern 124 made of a metal film or a polysilicon film is formed on the third dielectric film 122 in the vicinity including the wide via hole so as to form an "emitter 102-first dielectric film 106. The first conductive film pattern 108 is the first capacitor. And the "first conductive film pattern 108-the second dielectric film 114-the second conductive film pattern 118" constitute the second capacitor, and the "second conductive film pattern 118-third dielectric film" It can be seen that the device is configured such that the (122) -third conductive film pattern 124 "forms the third capacitor.
이때, 에미터(102)와 제 2 도전성막 패턴(118)은 상기 커패시터의 일측에 형성된 제 1 배선 라인(110)을 통해 전기적으로 접속되고, 제 1 도전성막 패턴(108)과 제 3 도전성막 패턴(124)은 상기 커패시터의 타측에 형성된 제 2 배선 라인(116)을 통해 전기적으로 접속되도록 이루어져, 제 1 내지 제 3 커패시터가 서로 병렬 연결된 상태를 유지하게 된다.At this time, the emitter 102 and the second conductive film pattern 118 are electrically connected through the first wiring line 110 formed on one side of the capacitor, and the first conductive film pattern 108 and the third conductive film are electrically connected. The pattern 124 is electrically connected through the second wiring line 116 formed on the other side of the capacitor, so that the first to third capacitors are connected in parallel with each other.
도 4에는 상기 구조의 커패시터를 등가회로도로 나타낸 도면이 제시되어 있다. 상기 등가회로도에서는 편의상, "에미터(102)-제 1 유전막(106)-제 1 도전성막 패턴(108)" 간의 커패시턴스를 C1, "제 1 도전성막 패턴(108)-제 2 유전막(114)-제 2 도전성막 패턴(118)" 간의 커패시턴스를 C2, "제 2 도전성막 패턴(118)-제 3 유전막(122)-제 3 도전성막 패턴(124)" 간의 커패시턴스를 C3라 나타내었다.4 shows an equivalent circuit diagram of a capacitor having the above structure. In the equivalent circuit diagram, for convenience, the capacitance between the "emitter 102-the first dielectric film 106-the first conductive film pattern 108" is set to C1, the "first conductive film pattern 108-the second dielectric film 114". The capacitance between -second conductive film pattern 118 "is shown as C2, and the capacitance between" second conductive film pattern 118-third dielectric film 122-third conductive film pattern 124 "is denoted by C3.
따라서, 상기 구조의 커패시터는 도 5a 내지 도 5f에 제시된 공정수순도에서 알 수 있듯이 다음의 제 6 단계를 거쳐 제조된다.Therefore, the capacitor having the above structure is manufactured through the following sixth step as can be seen from the process flow chart shown in FIGS. 5A to 5F.
제 1 단계로서, 도 5a에 도시된 바와 같이 에미터(102)가 구비된 반도체 기판(100) 전면에 산화막 재질의 제 1 절연막(104)을 형성하고, 상기 에미터(102)의 표면이 소정 부분 노출되도록 제 1 절연막(104)을 선택식각하여 상기 절연막(104) 내에 와이드 콘택 홀(h1)을 형성한다. 이어, 상기 와이드 콘택 홀(h1)을 포함한 제 1 절연막(104) 상에 질화막 재질의 제 1 유전막(106)을 형성한다.As a first step, as shown in FIG. 5A, a first insulating film 104 made of an oxide film is formed on the entire surface of the semiconductor substrate 100 including the emitter 102, and the surface of the emitter 102 is predetermined. The first insulating layer 104 is selectively etched so as to partially expose the first insulating layer 104 to form a wide contact hole h1 in the insulating layer 104. Subsequently, a first dielectric layer 106 made of nitride is formed on the first insulating layer 104 including the wide contact hole h1.
제 2 단계로서, 도 5b에 도시된 바와 같이 상기 와이드 콘택 홀(h1)과 소정 간격 이격된 지점의 상기 에미터(102) 표면이 소정 부분 노출되도록 제 1 유전막(106)과 제 1 절연막(104)을 선택식각하여 네로(narrow) 콘택 홀(h2)을 형성한다.As a second step, as shown in FIG. 5B, the first dielectric film 106 and the first insulating film 104 are exposed to a predetermined portion of the surface of the emitter 102 at a point spaced apart from the wide contact hole h1 by a predetermined distance. ) Is selectively etched to form a narrow contact hole h2.
제 3 단계로서, 도 5c에 도시된 바와 같이 상기 결과물 전면에 금속막이나 폴리실리콘막 재질의 제 1 도전성막을 형성하고, 제 1 유전막(106)의 표면이 소정 부분 노출되도록 이를 선택식각하여 제 1 도전성막 패턴(108)과 제 1 배선 라인(110)을 동시에 형성한다. 이때, 제 1 도전성막 패턴(108)은 제 1 유전막(106)을 사이에 두고 상기 에미터(102)와 접속되도록 형성되고, 제 1 배선 라인(110)은 상기 에미터(102)와 직접 접속되도록 형성된다.As a third step, as shown in FIG. 5C, a first conductive film made of a metal film or a polysilicon film is formed on the entire surface of the resultant material, and the first dielectric film 106 is selectively etched to expose a predetermined portion of the surface of the first dielectric film 106. The conductive film pattern 108 and the first wiring line 110 are formed at the same time. In this case, the first conductive film pattern 108 is formed to be connected to the emitter 102 with the first dielectric film 106 interposed therebetween, and the first wiring line 110 is directly connected to the emitter 102. It is formed to be.
제 4 단계로서, 도 5d에 도시된 바와 같이 제 1 도전성막 패턴(108)과 제 1 배선 라인(110)을 포함한 제 1 유전막(106) 상에 산화막 재질의 제 2 절연막(112)을 형성하고, 제 1 도전성막 패턴(108)의 표면이 소정 부분 노출되도록 이를 선택식각하여 상기 절연막(112) 내에 제 1 와이드 비어 홀(h3)을 형성한다. 이어, 제 1 와이드 비어 홀(h3)을 포함한 제 2 절연막(112) 상에 질화막 재질의 제 2 유전막(114)을 형성하고, 제 1 도전성막 패턴(108)의 일측 끝단부 표면과 제 1 배선 라인(110)의 표면이 각각 소정 부분 노출되도록 제 2 유전막(114)과 제 2 절연막(112)을 선택식각하여 복수의 제 1 네로 비어 홀(h4)을 형성한다.As a fourth step, as shown in FIG. 5D, a second insulating film 112 made of an oxide film is formed on the first dielectric film 106 including the first conductive film pattern 108 and the first wiring line 110. In addition, the surface of the first conductive layer pattern 108 is selectively etched to expose a predetermined portion to form a first wide via hole h3 in the insulating layer 112. Subsequently, a second dielectric film 114 of nitride material is formed on the second insulating film 112 including the first wide via hole h3, and the surface of one end portion of the first conductive film pattern 108 and the first wiring are formed. The second dielectric layer 114 and the second insulating layer 112 are selectively etched to expose a predetermined portion of the surface of the line 110 to form a plurality of first narrow via holes h4.
제 5 단계로서, 도 5e에 도시된 바와 같이 상기 결과물 전면에 제 2 도전성막을 형성하고, 제 2 유전막(114)의 표면이 소정 부분 노출되도록 이를 선택식각하여 제 2 도전성막 패턴(118)과 제 2 배선 라인(116)을 동시에 형성한다. 이때, 제 2 도전성막 패턴(118)은 제 1 배선 라인(110)을 통해 상기 에미터(102)와 전기적으로 접속되도록 형성되고, 제 2 배선 라인(116)은 제 1 도전성막 패턴(108)과 전기적으로 접속되도록 형성된다. 이어, 제 2 도전성막 패턴(118)과 제 2 배선 라인(116)을 포함한 제 2 유전막(114) 상에 산화막 재질의 제 3 절연막(120)을 형성하고, 제 2 도전성막 패턴(118)의 표면이 소정 부분 노출되도록 이를 선택식각하여 상기 절연막(120) 내에 제 2 와이드 비어 홀(h5)을 형성한 다음, 그 전면에 질화막 재질의 제 3 유전막(122)을 형성하고, 제 2 배선 라인(116)의 표면이 소정 부분 노출되도록 제 3 유전막(122)과 제 3 절연막(120)을 선택식각하여 제 2 네로 비어 홀(h5)을 형성한다.As a fifth step, as shown in FIG. 5E, a second conductive film is formed on the entire surface of the resultant product, and the second conductive film pattern 118 and the second conductive film pattern 118 are selectively etched to expose a predetermined portion of the surface of the second dielectric film 114. 2 wiring lines 116 are formed simultaneously. In this case, the second conductive film pattern 118 is formed to be electrically connected to the emitter 102 through the first wiring line 110, and the second wiring line 116 is formed of the first conductive film pattern 108. It is formed to be electrically connected with. Subsequently, a third insulating film 120 made of an oxide film is formed on the second dielectric film 114 including the second conductive film pattern 118 and the second wiring line 116 to form the second conductive film pattern 118. The second wide via hole h5 is formed in the insulating layer 120 by selectively etching the surface to expose a predetermined portion thereof, and then a third dielectric layer 122 made of nitride is formed on the entire surface of the insulating layer 120. The third dielectric layer 122 and the third insulating layer 120 are selectively etched to expose a predetermined portion of the surface of the 116 to form a second narrow via hole h5.
제 6 단계로서, 도 5f에 도시된 바와 같이 상기 결과물 전면에 금속막이나 폴리실리콘막 재질의 제 3 도전성막을 형성하고, 제 3 유전막(122)의 표면이 소정 부분 노출되도록 이를 선택식각하여 제 3 도전성막 패턴(124)을 형성해 주므로써, 본 공정 진행을 완료한다. 이때, 제 3 도전성막 패턴(124)은 제 2 배선 라인(116)을 통해 제 1 도전성막 패턴(108)과 전기적으로 접속되도록 형성된다.As a sixth step, as shown in FIG. 5F, a third conductive film made of a metal film or a polysilicon film is formed on the entire surface of the resultant product, and the third dielectric film 122 is selectively etched to expose a predetermined portion of the surface of the third dielectric film 122. By forming the conductive film pattern 124, the process progress is completed. In this case, the third conductive film pattern 124 is formed to be electrically connected to the first conductive film pattern 108 through the second wiring line 116.
이와 같이 바이폴라 소자를 제조할 경우, 도 4의 등가회로도에서 알 수 있듯이 도 3에 제시된 커패시터의 총 커패시턴스 T가 T=C1+C2+C3의 값을 가지게 되므로, C=C1=C2=C3라고 가정하면 T=3C의 등식이 성립하게 된다. 즉, 제한된 셀 면적 내에서 커패시터가 차지하는 면적을 기존과 동일하게 가져가더라도 커패시턴스는 종래보다 3배 증가된 값을 얻을 수 있게 되는 것이다. 따라서, 도 3과 같이 커패시터를 설계할 경우에는 커패시턴스 감소없이도 제한된 셀 면적 내에서 커패시터가 차지하는 면적을 기존의 1/3 수준으로 줄일 수 있게 된다.When the bipolar device is manufactured in this way, as shown in the equivalent circuit diagram of FIG. 4, since the total capacitance T of the capacitor shown in FIG. 3 has a value of T = C1 + C2 + C3, it is assumed that C = C1 = C2 = C3. The equation of T = 3C is established. That is, even if the area occupied by the capacitor within the limited cell area is the same as before, the capacitance can be three times higher than in the related art. Therefore, when designing a capacitor as shown in FIG. 3, the area occupied by the capacitor within the limited cell area can be reduced to about 1/3 of the conventional size without reducing capacitance.
여기서는 일 예로서, 바이폴라 소자의 커패시터 구조에 한하여 언급하였으나 상기 구조는 바이 CMOS 소자 제조시에도 동일하게 적용 가능하다.Here, as an example, only the capacitor structure of the bipolar device is mentioned, but the above structure is equally applicable to the manufacture of the bi-MOS device.
이상에서 살펴본 바와 같이 본 발명에 의하면, 바이폴라 소자나 바이 CMOS 소자 제조시 커패시터를 적층식 구조로 가져가되, 이들이 서로 병렬 연결되도록 소자를 설계해 주므로써, 커패시턴스 감소없이도 제한된 셀 면적 내에서 커패시터가 차지하는 면적을 줄일 수 있게 되므로 반도체 소자의 집적도를 향상시킬 수 있게 된다.As described above, according to the present invention, when the bipolar device or the bi CMOS device is manufactured, the capacitors are stacked in a stacked structure, and the devices are designed so that they are connected in parallel to each other, so that the capacitors are limited within a limited cell area without reducing capacitance. Since the area to be occupied can be reduced, the degree of integration of the semiconductor device can be improved.
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