KR20000069751A

KR20000069751A - 엔-비트 소스어를 이에 대응하는 엠-비트 채널어로, 그리고 역으로 인코딩/디코딩하는 장치

Info

Publication number: KR20000069751A
Application number: KR1019997005887A
Authority: KR
Inventors: 칼만요세푸스아르놀두스헨리쿠스마리아; 쇼우하머임민크코르넬리스안토니에; 반덴엔덴규스베르트요세프; 나카가와토시유키; 심푸쿠요시히데; 나라하라타쓰야; 나카무라코우스케
Original assignee: 요트.게.아. 롤페즈; 코닌클리케 필립스 일렉트로닉스 엔.브이.; 이데이 노부유끼; 소니 가부시끼 가이샤
Priority date: 1997-10-29
Filing date: 1998-09-17
Publication date: 2000-11-25
Also published as: BR9806828A; CN1249057A; US6225921B1; ID24382A; EP0954861A1; CA2276296A1; WO1999022375A1; TR199901469T1; AU8881698A; TW459445B; IL130667A0; CN1183682C; AR033487A1

Abstract

이진 소스신호(S)의 복수의 데이터 비트로 구성된 스트림을 소정의 (d,k) 제약을 만족하는 이진 채널신호(C)의 복수의 데이터 비트로 구성된 스트림으로 인코딩하고, 상기 소스신호의 비트 스트림이 복수의 n-비트 소스어(x₁,x₂)로 분할되며, 상기 복수의 소스어를 이에 대응하는 복수의 m-비트 채널어(y₁,y₂,y₃)로 변환하도록 구성된 변환수단(CM)을 구비한 인코딩 장치가 개시된다. 상기 변환수단(CM)은, 각각의 n-비트 소스어에 대한 변환과정이 패리티를 보존하도록, n-비트 소스어를 이에 대응하는 m-비트 채널어로 변환하도록 더 구성된다(표 1). 이때, m>n≥1, p≥1이고, p가 변화가능하다는 관계가 성립한다. 바람직하게는, m=n+1이다. 더구나, 상기 (d,k) 제약을 마찬가지로 만족시키고 "0" 비트로 시작하며 "0" 비트로 끝나는 q-비트 동기어를 발생하는 동기어발생기(9)가 사용가능하고, 상기 장치는, 상기 동기어를 상기 이진채널신호의 복수의 데이터비트로 구성된 상기 스트림 내부에 병합시키는 병합수단(19)을 더구비하며, q는 k보다 큰 정수값이다(도 1). 더욱이, 상기한 인코딩장치를 사용하여 얻어진 채널신호를 디코딩하는 디코딩장치가 개시된다.

Description

엔-비트 소스어를 이에 대응하는 엠-비트 채널어로, 그리고 역으로 인코딩/디코딩하는 장치{DEVICE FOR ENCODING/DECODING N-BIT SOURCE WORDS INTO CORRESPONDING M-BIT CHANNEL WORDS, AND VICE VERSA}

본 발명은, 이진 소스신호의 복수의 데이터 비트로 구성된 스트림을 소정의 (d,k) 제약을 만족하는 이진 채널신호의 복수의 데이터 비트로 구성된 스트림으로 인코딩하고, 상기 소스신호의 비트 스트림이 복수의 n-비트 소스어로 분할되며, 상기 복수의 소스어를 이에 대응하는 복수의 m-비트 채널어로 변환하도록 구성되며 p개의 연속적인 n-비트 소스어의 각 블록에 대한 변환과정이 패리티를 보존하도록 p개의 연속적인 n-비트 소스어로 구성된 블록을 이에 대응하는 p개의 연속적인 m-비트 채널어로 구성된 블록으로 변환하도록 구성된 변환수단을 구비하고, 이때, n, m 및 p는 정수이며, m > n ≥ 1, p ≥ 1이고, p는 변화가능한 인코딩 장치에 관한 것이다. 또한, 본 발명은 상기 인코딩 장치를 구비하며 기록매체 상에 채널신호를 기록하는 기록장치와, 기록매체 그 자체와, 인코딩 방법과, 상기 인코딩 장치를 사용하여 얻어진 이진 채널신호의 복수의 데이터 비트로 구성된 스트림을 디코딩하여, 이진 소스신호의 복수의 데이터 비트로 구성된 스트림을 얻는 디코딩 장치에 관한 것이다.

전술한 인코딩 장치는 USP 5,477,222 (PHN 14448)에 공지되어 있다. 상기한 문헌에는, 이진 소스신호의 복수의 데이터 비트로 구성된 스트림을 (1,8) 런길이(runlength) 제약을 만족하는 이진 채널신호의 복수의 데이터 비트로 구성된 스트림으로 인코딩하는 장치가 개시되어 있다. 이것은, 채널신호의 직렬 데이터 스트림 내부에 최소 한 개의 "0"과 최대 8개의 "0"이 채널신호의 2개의 연속적인 "1" 사이에 존재한다는 것을 의미한다. 이때, 이와 관련하여 보통 공지된 1T 프리코딩(precoding)과 같은 추가적인 프리코딩이 (1,8) d,k 제약을 받는 시퀀스에 적용되어, 최소 런길이 2와 최대 런길이 9를 갖는 런길이가 제한된 시퀀스를 생성한다는 점에 주목해야 한다.

상기한 종래의 변환과정은 패리티가 보존된다. '패리티 보존(parity preserving)'이란, 변환하려는 복수의 n-비트 소스어의 패리티가 이에 대응하는 변환된 복수의 m-비트 채널어의 (모듈로-2 가산 이후의) 패리티와 동일하다는 것을 의미한다. 그 결과, 청구범위에 기재된 것과 같은 n-투-m(m-to-n) 변환장치는, 신호의 극성에 영향을 미치지 않는다.

상기한 변환과정은 패리티가 보존되기 때문에, 예를 들면 복수의 소스어로 구성된 데이터 스트림에 복수의 DC 제어 비트를 삽입함으로써, 효과적인 DC 제어를 적용할 수 있다.

본 발명의 목적은, 채널신호의 직렬 데이터 스트림 내부에 삽입될 적절한 동기어(sync word)를 제공함에 있다.

본 발명에 따른 장치는, 상기 (d,k) 제약을 마찬가지로 만족시키고 "0" 비트로 시작하며 "0" 비트로 끝나는 q-비트 동기어를 발생하는 동기어 발생수단을 구비하고, 상기 동기어를 상기 이진 채널신호의 복수의 데이터 비트로 구성된 상기 스트림 내부에 병합시키는 병합수단을 더 구비하며, q는 k보다 큰 정수값인 것을 특징으로 한다.

채널신호의 직렬 데이터 스트림에 복수의 동기어를 부가하는 것은 당업계에서 널리 공지되어 있다. 이에 대해서는, WO 96/31,880을 참조하기 바란다. 이에 따라 제안된 동기어는 소정의 k 제약을 위반한다. 이와 같은 구성은, 비교적 긴 동기어가 요구되어, 오류를 당하기가 쉬우며 비교적 큰 오버헤드를 발생한다는 점에서 문제점을 갖는다.

본 발명에 따르면, 복수의 채널어로 구성된 시퀀스를 동기어와 합성한 후에, 얻어진 신호가 상기한 (d,k) 제약을 만족하도록 하는 q-비트 동기어가 제안된다. 이와 같은 구성은, 더 짧은 동기어가 요구되므로, 더 적은 오버헤드를 발생한다는 이점을 갖는다. 더구나, 상기한 동기어가 "0" 비트로 시작하고 "0" 비트로 끝나기 때문에, 예를 들면, d를 1로 취하는 경우에, 이 동기어는 어떠한 m-비트 채널어 사이에도 병합될 수 있다.

바람직하게는, 상기 동기어는 '01' 비트 시퀀스로 시작하고 '10' 시퀀스로 끝난다. 이와 같은 구성은, k 제약을 만족한다.

상기한 인코딩 장치가 제약 d=1을 만족하는 채널신호를 발생하는 일 실시예에 있어서, 동기어 '010000000010010'과 같은 15-비트 동기어를 사용하는 것이 바람직하다. k=8일 때, 이 동기어는 식 q=2k-1을 만족하며, USP 4,501,000 (PHQ 80.007)에 개시된 것과 같이, 예를 들어 동기어가 병합되는 신호의 d,k 제약을 위반하지 않는 다른 동기어와 비교할 때에도, 매우 효율적이다. 그러나, 상기한 동기어는, k=7 또는 그 이하(이에 따르면, 동기어는 인코딩된 신호의 k 제약을 만족하지 않는다), 또는 8보다 큰 k와 같이, 다른 k-제약을 만족하는 출력 데이터 스트림을 공급하는 인코딩 장치에도 위와 마찬가지로 효과적으로 사용될 수 있다는 점에 주목해야 한다.

또 다른 실시예에 있어서, 16-비트 동기어 '0100000000100100'과 같이, '01' 비트 시퀀스로 시작하고 '100' 비트 시퀀스로 끝나는 동기어가 생성된다.

또 다른 실시예에 있어서는, 17-비트 동기어 '01000000001001000'과 같이, '01' 비트 시퀀스로 시작하고 '1000' 비트 시퀀스로 끝나는 동기어가 생성된다.

또 다른 실시예에 있어서는, 18-비트 동기어 '010000000010010000'과 같이, '01' 비트 시퀀스로 시작하고 '10000' 비트 시퀀스로 끝나는 동기어가 생성된다.

특정한 n-투-m 변환에 대해서는, 후속된 채널어 및 변형되지 않은 인코딩과 연결된 후에, 2개 또는 그 이상의 '0'으로 끝나는 동기어가 k-제약의 위반을 일으킬 수 있다. 이것은, k-제약이 만족하도록, 패리티 보존 특성의 국부적인 위반에 의해 변환과정을 변경함으로써 극복할 수 있다.

본 발명에 따른 인코딩 장치는, 특정한 길이의 소스신호의 코드어에 한 개의 비트가 가산되는 비트 가산부와 조합하여 사용될 수 있다. 이에 따라 얻어진 신호는 본 발명의 인코딩 장치에 인가될 수 있다. 상기한 인코딩 장치의 채널신호는 1T-프리코더(precoder)에 인가된다. 상기한 비트 가산부의 목적은, 변환기의 입력신호에 포함된 연속적인 코드어에 '0'- 또는 '1'-비트를 가산하여, DC 성분이 없으며 특정한 주파수를 갖는 트랙킹 파일럿 신호를 포함하는 프리코더 출력신호를 얻는 것이다. 이와 같은 프리코더 출력신호는 기록매체 상에 기록된다. 상기한 변환기의 입력신호에 '0'-비트를 가산하는 과정은, 1T 프리코더의 출력신호의 극성을 동일하게 유지하도록 한다. '1'-비트의 가산은, 1T 프리코더의 출력신호에 극성 반전을 일으킨다. 따라서, 상기한 변환기는, 1T 프리코더의 출력신호의 연속적인 디지탈 합계값이 시간의 함수로써 원하는 패턴을 갖도록 제어될 수 있도록 1T 프리코더의 출력신호에 영향을 미친다.

이하, 다음의 첨부도면을 참조하여 본 발명을 더욱 상세히 설명한다.

도 1은 본 발명에 따른 장치의 일 실시예를 나타낸 것이고,

도 2는 상기한 장치 내부의 변환기의 제 1 실시예를 나타낸 것이며,

도 3a는 변환기의 제 2 실시예를 나타낸 것이고,

도 3b는 변환기의 제 3 실시예를 나타낸 것이며,

도 4는 상기한 장치 내부의 변환기의 제 4 실시예를 나타낸 것이고,

도 5는 직렬 소스신호 내부의 등간격 위치에 한 개의 비트를 삽입하기 위한 장치에 본 발명에 따른 장치를 적용한 적용예를 나타난 것이며,

도 6은 디코딩 장치의 일 실시예를 나타낸 것이고,

도 7은 도 6에 도시된 디코딩 장치의 변환부의 일 실시예를 나타낸 것이다.

도 1은, 이진 소스신호의 복수의 데이터 비트로 구성된 스트림을 소정의 (d,k) 제약을 만족하는 이진 채널신호의 복수의 데이터 비트로 구성된 스트림으로 인코딩하는 장치를 나타낸 것이다. 이 장치는, 이진 소스신호를 수신하는 입력단자(3)와, (d,k) 제약을 만족하는 채널신호를 출력하는 출력단자(5)를 구비한다. 이 장치는, 입력단자(3)에 접속된 입력(1)과 제어가능한 스위치(19)의 제 1 단자 a에 접속된 출력(8)을 갖는 n-투-m 변환기(7)를 구비한다. 이 변환기(7)는, 입력 비트 스트림을 n-비트의 복수의 소스어로 분할하고, 상기한 복수의 소스어를 대응하는 m-비트의 복수의 채널어로 변환하도록 구성된다. 더욱 정확하게 말하면, 변환기(7)는, p개의 연속적인 n-비트의 복수의 소스어로 구성된 각각의 블록에 대한 변환이 패리티가 보존되도록, p개의 연속적인 n-비트의 복수의 소스어로 구성된 블록을 이에 대응하는 p개의 연속적인 m-비트의 복수의 채널로 구성된 블록으로 변환한다. 나중에 명확해지는 것과 같이, n, m 및 p는 정수이고, m > n ≥ 1,p ≥ 1이며, p는 변화할 수 있다. 상기한 장치는, 마찬가지로 상기한 (d,k) 제약을 만족하는 q-비트의 동기어를 발생하는 동기어 발생기(9)를 더 구비한다. 이때, q는 k보다 큰 정수값이다. 동기어 발생기(9)의 출력(11)은 제어가능한 스위치(19)의 단자 b에 접속된다. 이 스위치는, 중앙처리장치(17)에 의해 발생된 라인(13) 상의 스위칭 제어신호의 영향하에서, 2가지 스위치 위치 a-c 및 b-c 중 한 개로 제어될 수 있다.

스위치 위치 a-c 에서는, 상기한 장치는 소스신호를 채널신호로 변환하고, 위치 b-c에서는, 동기어가 채널신호 내에 삽입될 수 있다. 동기어의 삽입은 채널신호 내부의 '등간격' 위치에서 반복적으로 발생할 수 있으며, 이때 동기어는 채널신호 내부에, 언제나 2개의 m-비트의 연속적인 채널어 사이에 병합된다. 상기한 중앙처리장치(17)는 또한, 동기어가 채널신호의 직렬 데이터 스트림 내부에 병합되는 순간에 변환을 중지하도록, 변환기(7)를 제어한다는 것은 자명하다.

이 순간에, 동기어는 '0' 비트로 시작하고 '0' 비트로 끝난다고 말할 수 있다. 먼저, 변환기(7)의 동작을 더 설명한다.

도 1의 인코딩 장치는, 인코딩 장치에 의해 발생된 채널신호를 기록매체(23) 상의 트랙에 기록하는 기록부(21)를 더 구비할 수 있다. 이때, 기록매체(23)로는 자기 또는 광학 기록매체가 사용될 수 있다. 자기 기록매체(23)의 예에 있어서는, 기록매체(23) 상의 상기한 트랙에 채널신호를 기록하는 적어도 한 개의 자기헤드(25)가 기록부(21)에 설치된다. 광학 기록매체(23')인 경우에, 상기 기록부(21)는 정보를 기록매체(23')에 기록하기 위한 레이저와 같은 광원을 구비한다.

도 2는 변환기(7)의 제 1 실시예를 나타낸 것이다. 변환기의 단자(1)는, 소스신호 S의 2개의 연속적인 소스 비트를 수신하기 위해 2개의 셀 X₁및 X₂를 갖는 시프트 레지스터(2)의 입력에 접속된다. 시프트 레지스터(2)는, 직렬-병렬 변환기로서의 기능을 수행하여, 연속적인 2-비트의 소스어 SW를 얻는다. 이 2개의 셀의출력은 논리회로 LC의 2개의 입력 i₁, i₂에 접속되어, 셀 내부에 존재하는 소스 비트의 논리값 (x₁,x₂)를 공급한다.

상기한 변환기(7)는, 3개의 셀 Y₁, Y₂및 Y₃를 갖는 제 2 시프트 레지스터(4)를 더 구비한다. 상기 논리회로 LC의 출력 o₁, o₂및 o₃는 시프트 레지스터(4)의 3개의 셀 Y₁, Y₂및 Y₃의 입력에 각각 접속되어, 채널어의 논리값 (y₁, y₂, y₃)를 공급한다. 또한, 시프트 레지스터(4)의 출력(6)은 출력단자(8)에 접속된다. 이 시프트 레지스터(4)는, 병렬-직렬 변환기로서의 기능을 수행하여, 논리회로 LC에 의해 공급된 3-비트의 채널어 CW를 이진 변환된 신호 C₁의 복수의 데이터 비트로 구성된 직렬 스트림으로 변환한다.

상기한 논리회로 LC는, 각각의 2-비트 소스어에 대한 변환과정이 패리티가 보존되도록, 복수의 연속적인 2-비트 소스어 SW를 복수의 3-비트 채널어로 변환하도록 구성된다. 이것은, 변환하려는 소스어 내부의 '1'의 개수가 이에 대응하는 채널어 내부의 '1'의 개수와 동일하며, 채널어 내부의 복수의 '1'에 대한 모듈로-2 가산이 수행된다는 것을 의미한다. 즉, 다른 식으로 말하면, 소스어에 있는 '1'의 개수가 짝수이면, 채널어에 있는 '1'의 개수가 짝수가 된다. 그리고, 소스어에 있는 '1'의 개수가 홀수이면, 채널어에 있는 '1'의 개수가 홀수가 된다.

일례로서, 변환수단 LC는 다음 표에 따라 2-비트 소스어 SW를 3-비트 채널어 CW로 변환하도록 구성된다:

소스어(x₁,x₂)	채널어(y₁,y₂,y₃)
SW₁SW₂SW₃SW₄	011011	CW₁CW₂CW₃CW₄	10110010

이때, 소스어에 있는 첫 번째 비트가 먼저 시프트 레지스터(2)에 가해지고, 채널어에 있는 첫 번째 비트가 먼저 시프트 레지스터(4)의 출력(6)으로부터 공급된다는 점에 주목해야 한다.

상기 채널어의 비트 스트림은 NRZI(non-return to zero-inversion) 표시를 갖는데, 이것은 '1'이 자기 기록매체 상에 채널신호를 기록하기 위한 기록전류의 천이를 일으킨다는 것을 의미한다.

도 2에 도시된 변환기는, d=1 제약을 만족하는 (d,k) 시퀀스의 형태로 변환된 신호 C₁을 발생하는데 사용될 수 있다. 이것은, 변환된 신호 C₁의 직렬 데이터 스트림에 있는 2개의 연속적인 '1' 사이에 적어도 한 개의 '0'이 존재한다는 것을 의미한다. 즉, 변환된 신호 C₁, 이에 따라 채널신호 C에 내부에서 2개 또는 그 이상의 '1'의 연결이 금지된다.

예를 들어 도 1의 장치를 사용하여, 2개의 연속된 2-비트 소스어의 조합에 대한 변형되지 않은 변환이 d=1 제약을 위반할 수 있는 경우가 발생할 수 있다. 이들 조합은, 변형되지 않은 변환에 의해 2개의 3-비트 채널어 '101 101'을 생성하는 조합 '00 00'과, 변형되지 않은 변환에 의해 2개의 3-비트 채널어 '101 100'을 생성하는 조합 '00 01'과, 변형되지 않은 변환에 의해 2개의 3-비트 채널어 '001 101'을 생성하는 조합 '10 00'과, 변형되지 않은 변환에 의해 2개의 3-비트 채널어 '001 100'을 생성하는 조합 '10 01'에 해당한다.

2개의 2-비트 소스어로 구성된 블록에 대한 2개의 3-비트 채널어로 구성된 블록으로의 변형된 인코딩이 일어날 수 있도록 하기 위해, 이와 같은 조합의 발생을 검출해야만 한다. 2-비트 소스어의 3-비트 채널어로의 '정규' 인코딩에 덧붙여, 변환된 신호 C₁, 이에 따라 채널신호 C 내부의 d=1 제약을 여전히 만족하도록, 상기한 조합을 검출하고, 변형된 인코딩을 구현할 수 있는 도 2의 변환기의 변형예를 도 3a에 도시하였다.

도 3a에 도시된 변환기는, 소스신호 S의 직렬 비트 스트림의 4개의 연속적인 비트 (x₁,x₂,x₃,x₄)를 수신하기 위해 4개의 셀 X₁내지 X₄를 갖는 시프트 레지스터를 구비한다. 4개의 셀의 출력은, 논리회로 LC'의 대응하는 입력 i₁내지 i₄각각에 접속될 뿐만 아니라, 검출부 D₁의 대응하는 입력에 접속된다. 상기한 검출부 D₁은, 비트 스트림에 있는 단일의 소스어에 대한 대응하는 단일의 채널어로의 변형되지 않은 인코딩이 변환된 신호 C₁에 있어서 d=1 제약의 위반을 일으키는 소스신호의 직렬 비트 스트림 내부의 위치를 검출하도록 구성되며, 이와 같은 검출에 응답하여 그것의 출력(10)에서 제어신호를 출력하도록 구성된다.

상기한 검출부 D₁의 출력(10)은, 논리회로 LC'의 제어신호 입력(12)에 접속된다. 이 논리회로 LC'은, 제 2 시프트 레지스터(4')의 복수의 셀 Y₁내지 Y₆의 입력에 각각 접속된 6개의 출력 o₁내지 o₆를 갖는다.

제어신호 입력(12)에 제어신호가 존재하지 않은 경우에, 논리회로 LC'은 상기한 표 1에 따라 첫 번째 2-비트의 소스어 'x₁x₂'를 3개의 비트 채널어 'y₁y₂y₃'로 변환한다. 검출회로 D₁이 위에서 주어진 조합들 중 한 개와 동일한 2개의 2-비트의 소스어 (x₁,x₂,x₃,x₄)의 조합을 검출하자마자, 논리회로 LC'은 다음의 표에 주어진 것과 같은 변형된 코딩에 따라 이 조합을 변환한다.

소스어	변형되지 않은 코딩	변형된 코딩
00 0000 0110 0010 01	101 101101 100001 101001 100	100 010101 010000 010001 010

상기 표로부터 알 수 있듯이, 얻어진 2개의 채널어 사이에 있는 경계에서 2개의 '1'이 존재하기 때문에, 단일의 2개의 2-비트 소스어의 변형되지 않은 변환은 d=1 제약의 위반을 일으킨다. 이에 따라, 논리회로 LC'은, 변형된 코딩 모드에서, 상기한 표의 좌측 열에 주어진 2개의 2-비트 소스어로 구성된 블록을 상기 표 2의 우측 열에 주어진 것과 같은 2개의 3-비트 채널어로 구성된 블록으로 변환하도록 구성된다. 용이하게 알 수 있듯이 더 이상 d=1 제약의 위반이 발생하지 않는다. 더구나, 변형된 인코딩은 마찬가지로 패리티가 보존된다. 이것은, 현 상황에서, 2개의 2-비트의 소스어로 구성된 블록에 있는 '1'의 개수가 홀수(짝수)이면, 얻어진 2개의 3-비트 채널어로 구성된 블록에 있는 '1'의 개수가 홀수(짝수)라는 것을 의미한다. 더구나, 상기 표에 있어서는 두 번째 소스어에 해당하는, 2개의 2-비트 소스어들 중에서 한 개는, 표 1의 4개의 채널어 중 한 개와 같지 않은 3-비트 채널어로 인코딩된다. 이에 대한 이유는, 수신기 측에서, 표 1의 4개의 3-비트 채널어로 구성된 집합에 속하지 않은 이 3-비트 채널어의 검출이 가능하게 되어, 표 2를 참조하여 정의한 것과 같은 인코딩의 역과정에 해당하는 대응하는 디코딩이 실현될 수 있기 때문이다.

상기 표 2에 따른 인코딩을 사용하여 얻어진 2개의 3-비트 채널어로 구성된 블록은, 논리회로 LC'에 의해 그것의 출력 o₁내지 o₆로 출력되며, 이 채널어는 시프트 레지스터(4')의 6개의 셀 Y₁내지 Y₆로 주어진다. 전술한 실시예로부터, 변형된 인코딩이 필요한 상황은 검출기 D₁에 의해 소스어를 사용하여 검출된다는 것을 알 수 있다.

상기한 표 2를 참조하여 설명한 변형된 변환을 수행하기 위한 변환기의 또 다른 구성을 도 3b에 나타내었다. 이 경우는, 변형된 코딩이 수행되어야만 하는 상황의 검출이 변환된 복수의 채널어를 사용하여 결정된다. 도 3b에 도시된 장치는, 변형되지 않은 인코딩을 사용하여 얻어진 2개의 연속된 3-비트 채널어를 수신하기 위한 6개의 입력을 갖는 검출기 D1'을 구비한다. 이 검출기 D1'은, 변형되지 않은 코딩을 사용하여 얻어진 2개의 연속된 3-비트 채널어가 표 1의 '변형되지 않은 코딩' 아래의 중간 열에 주어진 4개의 6-비트 시퀀스들 중 한 개와 동일한지 여부를 검출한다. 동일한 경우에, 검출기 D1'은 그것의 출력 10에서 스위칭 신호를 발생하고 그것의 출력 10'에서 어드레스 신호 AD를 발생한다. 스위칭 신호는 시프트 레지스터(4")의 스위칭 신호 입력(45)에 인가된다. 또한, 어드레스 신호 AD는 ROM(47)의 어드레스 신호 입력(46)에 인가된다. 검출기 D1'은, 상기 표 2의 중간 열에 있는 4개의 6-비트 시퀀스 중 해당하는 한 개의 시퀀스의 검출에 응답하여, 4개의 가능한 어드레스 신호 AD1 내지 AD4를 발생한다. 일례로서, 검출기 D1'이 시퀀스 '101101'을 검출하였을 때 어드레스 신호 AD1이 발생되며, 6-비트 시퀀스 '001100'이 검출시에 어드레스 신호 AD4를 발생한다. ROM(47)은 기억된 표 2의 우측 열에 나타낸 6-비트 시퀀스를 갖는다. 어드레스 신호 AD1을 수신하였을 때, ROM은 그것의 출력 o₁내지 o₆에서 6-비트 시퀀스 '100 010'을 공급하며, 어드레스 신호 AD2를 수신하였을 때, ROM은 그것의 출력에서 6-비트 시퀀스 '101 010'을 출력한다. 또한, 어드레스 신호 AD3를 수신하였을 때, ROM은 그것의 출력에서 6-비트 시퀀스 '000 010'을 공급하고, 어드레스 신호 AD4를 수신하였을 때, ROM은 그것의 출력에서 6-비트 시퀀스 '001 010'을 출력한다. 이때, 시프트 레지스터(4")의 각각의 메모리 위치는 2개의 입력을 갖는데, 이중에서 한 개는 논리회로 LC"의 대응하는 출력에 접속되고, 다른 하나는 ROM(47)의 대응하는 출력에 접속된다.

d=1 제약이 위반되지 않는 통상적인 상황에서는, 변형되지 않는 변환이 수행되고. 스위칭 신호가 존재하지 않으므로, 시프트 레지스터는 시프트 레지스터(4")의 상부 입력을 통해 논리회로 LC'에 의해 출력된 비트를 받아들인다. d=1 제약을 위반하는 경우에, 스위칭 신호 입력(45)에 인가된 스위칭 신호는, 시프트 레지스터가 ROM에 의해 시프트 레지스터(4")의 하부 입력으로 인가된 변형된 시퀀스에 해당하는 6-비트 시퀀스를 받아들이도록 한다.

(d,k) 시퀀스에 있어서 k-제약은, 채널신호에 존재하는 2개의 연속된 '1'들 사이에 최대 k개의 '0'의 연결이 허용된다는 것을 의미한다.

3개의 연속된 2-비트 소스어의 변형되지 않은 변환이 상기한 k-제약을 위반하는 일이 발생할 수도 있다.

일례로서, 소스어의 시퀀스 '11 11 11'은 변형되지 않은 변환에 의해 3개의 3-비트 채널어 '000 000 000'을 생성한다. k가 6, 7 또는 8인 (d,k) 시퀀스를 얻으려면, 이와 같은 3개의 3-비트 채널어의 조합이 발생하지 않아야만 한다.

또 다른 예로는, 변형되지 않은 변환에 의해 3개의 3-비트 채널어 '000 000 001'을 발생하는 소스어의 시퀀스 '11 11 10'을 들 수 있다. 이와 같은 3개의 3-비트 채널어의 조합은 k=6 또는 k=7 제약을 만족시키지 않는다. 더구나, 이와 같은 3개의 3-비트 채널어의 조합은 '0'으로 끝나는 이전의 채널어 뒤에 위치하여, k=8 제약의 위반을 일으킬 수 있다. 더구나, 상기 조합은 '1'로 끝나므로, 상기 조합 뒤에 '1'로 시작하는 3-비트 채널어가 뒤따르면, d=1 제약의 위반을 일으킬 수 있다. 소스어의 시퀀스 '01 11 11'에 대해서도 이와 동일한 이론이 성립한다.

또 다른 예로는, 변형되지 않은 변환에 의해 3개의 3-비트의 채널어 '100 000 001'을 발생하는 소스어의 시퀀스 '01 11 10'을 들 수 있다. 이와 같은 조합은, 위에서 주어진 것과 동일한 방식으로, d=1 제약의 위반을 일으킬 수 있다.

변형된 인코딩이 일어날 수 있도록, 이와 같은 조합의 발생을 검출해야만 한다. 복수의 2-비트 소스어에서 3-비트 채널어로의 '정상적인' 인코딩에 덧붙여, 상기한 조합을 검출할 수 있으며, 변형된 인코딩을 구현할 수 있는 변환기의 일 실시예를 도 4에 나타내었다.

도 4에 도시된 변환기는, 소스신호 S의 직렬 비트 스트림이 6개의 연속적인 비트를 수신하기 위한 6개의 셀 X₁내지 X₆를 갖는 시프트 레지스터(2")를 구비한다. 이 6개의 셀의 출력은, 논리회로 LC"의 대응하는 입력 i₁내지 i₆각각과 검출부 D2의 대응하는 입력에 접속된다. 이 검출부 D2는, 비트 스트림의 변형되지 않은 인코딩이 변환된 신호 C₁, 이에 따라 채널신호 C 내부에서 k-제약의 위반을 일으키는 소스신호의 직렬 비트 스트림 내부의 위치를 검출하도록 구성되며, 이와 같은 검출에 응답하여 그것의 출력(15)에서 제어신호를 출력하도록 구성된다.

상기 검출부 D2의 출력(15)은, 논리회로 LC"의 제어신호 입력(16)에 접속된다. 논리회로 LC"은, 제 2 시프트 레지스터(4")의 셀 Y₁내지 Y₉의 입력에 각각 접속된 9개의 출력 o₁내지 o₉을 갖는다.

제어신호 입력(12, 16)에 제어신호가 존재하지 않은 경우에, 논리회로 LC"은, 위에서 주어진 표 1에 따라 단일의 2-비트 소스어 'x₁x₂'를 단일의 3-비트 채널어 'y₁y₂y₃'로 변환한다. 검출회로 D1이 상기한 표 1에 주어진 조합들 중 한 개와 동일한 2개의 2-비트 소스어로 구성된 블록 'x₁x₂x₃x₄'를 검출하자마자, 논리회로 LC"은 상기 표 2에 주어진 것과 같은 변환 규칙에 따라 조합을 변환하여, 2개의 3-비트 채널어로 구성된 블록 'y₁y₂y₃y₄y₅y₆'를 얻는다.

검출기 D2가 위에서 주어진 조합들 중 한 개와 동일한 3개의 2-비트 소스어로 구성된 블록 'x₁x₂x₃x₄x₅x₆'를 검출하지마자, 논리회로 LC"은 다음 표에 주어진 것과 같은 변형된 코딩에 따라 블록을 변환하여, 3개의 3-비트 채널어로 구성된 블록을 얻는다.

소스어	변형되지 않는 코딩	변형된 코딩
11 11 1111 11 1001 11 1001 11 11	000 000 000000 000 001100 000 001100 000 000	000 010 010001 010 010101010 010100 010 010

상기한 논리회로 LC"은, 변형된 코딩 모드로, 상기한 표 3의 좌측 열에 주어진 3개의 2-비트 소스어로 구성된 블록을 상기 표의 우측 열에 주어진 것과 같은 3개의 3-비트 채널어로 구성된 블록으로 변환하도록 구성된다. 상기 표 3에 따라 변형된 코딩을 실현함으로써, k=8 제약을 만족하는 채널신호가 얻어진다. 더구나, 상기한 변형된 코딩은 마찬가지로 패리티가 보존된다. 더욱이, 상기한 표에서 두 번째 및 세 번째 소스어에 해당하는, 3개의 2-비트 소스어 중 2개는, 표 1의 4개의 채널어 중 한 개와 같지 않은 3-비트 채널어로 인코딩된다. 이에 대한 이유는, 수신기 측에서, 표 1의 4개의 3-비트 채널어로 구성된 집합에 속하지 않은 이들 2개의 연속된 3-비트 채널어의 검출이 가능하게 되어, 표 3을 참조하여 정의한 것과 같은 인코딩의 역과정에 해당하는 대응하는 디코딩이 실현될 수 있기 때문이다.

상기 표 3에 따른 인코딩을 사용하여 얻어진 3개의 3-비트 채널어의 조합은, 논리회로 LC"에 의해 그것의 출력 o₁내지 o₉으로 주어지며, 이 채널어는 시프트 레지스터(4")의 9개의 셀 Y₁내지 Y₉으로 공급된다. 또한, 변환된 신호 C₁의 직렬 데이터 스트림은 출력단자(8)로 출력된다.

이때, 도 3b를 참조하여 설명한 것과 동일한 방법으로, 소스신호 레벨 대신에, 변환된 신호 레벨에 대해 k-제약의 위반의 검출이 행해질 수 있다는 것은 자명하다.

이전에, 단일의 2-비트 소스어를 단일의 3-비트 채널어로 변환하기 위한 다른 변환규칙도 가능하다고 언급한 바 있다. 이들 변환 규칙을 다음의 3개의 표에 제시하였다.

소스어(x₁,x₂)	채널어(y₁,y₂,y₃)
SW₁SW₂SW₃SW₄	011011	CW₁CW₂CW₃CW₄	10111000

소스어(x₁,x₂)	채널어(y₁,y₂,y₃)
SW₁SW₂SW₃SW₄	011011	CW₁CW₂CW₃CW₄	01001101

소스어(x₁,x₂)	채널어(y₁,y₂,y₃)
SW₁SW₂SW₃SW₄	011011	CW₁CW₂CW₃CW₄	01100101

2개 또는 3개의 2-비트 소스어로 구성된 블록을 2개 또는 3개의 3-비트 채널어로 구성된 블록어로 인코딩하기 위한 변환 규칙의 확장도 전술한 발명내용을 이용하여 얻어질 수 있다는 것은 자명하다.

비록, 복수의 2-비트 소스어를 복수의 3-비트 채널어로 변환하는 변환기를 설명하였지만, 본 발명은 (일례로서) 복수의 3-비트 소스어를 복수의 4-비트 채널어로 변환하는 변환기에 대해서도 동일하게 효과적으로 적용될 수 있다는 점에 주목해야 한다.

(1,8) 런길이 제약을 만족하는 변환된 신호를 실현하는 2-투-3 비트 변환기(7)의 실시예에 대해, 상기 동기어 발생기(9)는 '01'로 시작하고 '10'으로 끝나는 q-비트의 동기어를 발생하는 것이 바람직하다. 특히, 상기한 발생기(9)는, '010000000010010'에 해당하는 15-비트의 동기어를 발생한다.

이와 같은 동기어를 사용하는 이점은 다음과 같다:

- 상기한 동기어는 (1,8) 런길이 제약을 만족하므로, 동기어의 사용이 (1,8) 제약을 받는 패리티 보존 코드의 k-제약을 증가시키지 않는다.

- 상기한 동기어는 채널신호의 시퀀스 내부에서 유일한 워드이다.

- 상기한 동기어는 '0' 비트로 시작하고 끝나기 때문에, 항상 2개의 3-비트 채널어 사이에 병합될 수 있다.

- 상기한 동기어는 단지 15 비트의 길이를 갖기 때문에, 비교적 낮은 오버헤드를 수반한다.

상기한 동기어는, k=7과 같이 이와 다른 k-제약을 만족하는 복수의 채널어로 구성된 시퀀스를 발생하는 패리티를 보존하는 인코더에도 동일하게 효과적으로 사용될 수 있다. 이와 같은 경우에, 동기어는 그 자체가 발생된 채널신호의 k 제약을 위반한다.

위에서 설명한 것과 같이, 본 발명에 따른 장치는, 극선 변환을 구현하거나 구현하지 않기 위해, 소스신호의 직렬 데이터 스트림에 있는 복수의 비트로 구성된 각 그룹 다음에 한 개의 비트가 삽입되는 인코딩 장치에도 매우 적합하게 사용될 수 있다. 이와 같은 인코딩 장치를 도 5에 개략적으로 나타내었는데, 이때 인코더(40) 뒤에는 본 발명에 따른 인코딩 장치(41)와 당업계에서 공지된 1T-프리코더(42)가 위치한다. 이 1T-프리코더(42)의 출력신호는 제어신호 발생기(43)로 인가되고, 이 제어신호 발생기는 변환기(40)에 대한 제어신호를 발생하여, 장치(41)에 주어지는 직렬 데이터 스트림 내부에 '0' 또는 '1'이 삽입될지 여부를 제어한다. 상기한 인코딩 장치(41)는, 어떠한 변형없이 변환기(40)와 1T-프리코더(42) 사이에 삽입될 수 있다.

도 5에 도시된 장치를 사용하여, 특정한 주파수를 갖는 트랙킹 톤(tracking tone)을 직렬 데이터 스트림에 삽입하거나, 데이터 스트림의 DC 성분을 제로값으로 유지할 수 있다. 더구나, 인코딩 장치(41)가 전술한 것과 같이 (d,k) 시퀀스를 발생하도록 구성되는 경우에, 이 인코딩 장치는 도 4에 도시된 장치의 출력신호가 (d,k) RLL 출력신호가 되게 한다. 상기한 변환기(40)의 실시예는, Bell System Technical Journal, Vol 53, No. 6, pp. 1103-1106에 기재되어 있다.

도 6은 상기한 인코딩 장치에 의해 얻어진 직렬 데이터 스트림을 디코딩하여, 이진 소스신호를 얻는 디코딩 장치를 나타낸 것이다. 이 디코딩 장치는 채널신호를 수신하기 위한 입력단자(60)를 갖고, 이 입력단자(60)는 m-투-n 변환기(62)의 입력(50)에 접속된다. 또한, 변환기(62)의 출력(55)은 디코딩 장치의 출력단자(64)에 접속된다. 상기한 장치는, 입력단자(60)에 접속된 입력(68)과 변환기(62)의 디스에이블 입력(72)에 접속된 출력(70)을 갖는 동기 검출부(66)를 더 구비한다.

이 디코더는 그것의 입력단자(60)를 통해 m-비트 채널어와 동기어를 갖는 채널신호를 수신한다. m=3 및 n=2인 예에서, 복수의 3-비트 채널어는 변환기(63) 내부에서 복수의 2-비트 소스어로 변환되어, 출력단자(74)로 공급된다. 동기어를 수신하면, 이 동기어는 검출기(66)에 의해 검출되고, 동기어가 입력(50)에 나타나는 시간 간격 동안에 변환기(62)를 디스에이블시키기 위해 디스에이블 신호가 출력(70)을 통해 발생된다. 다음에, 변환기(62)가 인에이블되어, 동기어에 뒤따르는 3-비트 채널어가 2-비트 소스어로 변환될 수 있다.

도 6에 도시된 디코딩 장치는, 기록부(21)를 구비한 도 1에 도시된 인코딩 장치에 의해 생성된 기록매체(23) 상의 트랙으로부터 채널신호를 판독하는 판독부(76)를 더 구비할 수 있다. 이때, 기록매체(23)로는 자기 또는 광학 기록매체가 사용될 수 있다. 자기 기록매체(23)의 예에 있어서, 상기 판독부(76)에는, 기록매체(23) 상의 상기한 트랙으로부터 채널신호를 판독하는 적어도 한 개의 판독 헤드(78)가 설치된다.

도 7은 도 6에 도시된 변환기(62)의 일 실시예를 나타낸 것이다. 이 변환기(62)는, 9개의 셀 Y₁내지 Y₉을 포함하는 시프트 레지스터(51)를 구비한다. 이 시프트 레지스터(51)는 직렬-병렬 변환기로의 기능을 수행하여, 3개의 3-비트 채널어로 구성된 블록이 논리회로(52)의 입력 i₁내지 i₉으로 인가된다. 논리회로(52)는 상기한 3개의 표 1, 2 및 3을 포함한다. 논리회로(52)의 출력 o₁내지 o₆는 시프트 레지스터(54)의 복수의 셀 X₁내지 X₆의 입력에 접속되며, 이 시프트 레지스터는 출력단자(55)에 접속된 출력(57)을 갖는다. 또한, 시프트 레지스터(51)의 복수의 셀 Y₄내지 Y₉의 출력에 각각 접속된 입력 i₁내지 i₆와, 논리회로(52)의 제어입력 c₁및 c₂각각에 접속된 출력 o₁및 o₂를 갖는 검출회로(53)가 존재한다. 상기한 검출회로(53)는, 시프트 레지스터(51)의 셀 Y₄, Y₅및 Y₆에 있는 '010' 비트 패턴을 검출할 수 있으며, 시프트 레지스터(51)의 셀 Y₄내지 Y₉에 있는 비트 패턴 '010010'을 검출할 수 있다.

'010010' 패턴을 검출시에는, 검출회로(53)는 그것의 출력 o₂에 제어신호를 발생하고, 셀 Y₄, Y₅및 Y₆에 있는 '010' 비트 패턴을 검출하는 한편, 셀 Y₇, Y₈및 Y₉에 '010' 비트 패턴이 존재하지 않는 경우에, 검출회로는 그것의 출력 o₁에 제어신호를 발생한다.

제어신호가 존재하지 않는 경우에, 논리회로(52)는 셀 Y₁, Y₂및 Y₃에 기억된 3-비트 채널어를 변환표 1에 따라 대응하는 2-비트 소스어로 변환하고, 이 2-비트 소스어를 셀 X₁및 X₂로 공급한다. 입력 c₁에 제어신호가 존재하면, 논리회로(52)는, 셀 Y₁내지 Y₆에 기억된 2개의 3-비트의 채널어로 구성된 블록을 변환표 2에 따라 2개의 2-비트의 소스어로 구성된 블록으로 변환하고, 이 2개의 2-비트의 소스어를 셀 X₁내지 X₄로 공급한다. 입력 c₂에 제어신호가 존재하는 경우에, 논리회로(52)는 셀 Y₁내지 Y₉에 기억된 3개의 3-비트의 채널어로 구성된 블록을 상기한 변환표 3에 따라 3개의 2-비트의 소스어로 구성된 블록으로 변환하여, 이 3개의 2-비트의 소스어를 셀 X₁내지 X₆로 공급한다. 이와 같이 하여, 채널신호의 직렬 데이터 스트림이 소스신호의 직렬 데이터 스트림으로 변환된다.

전술한 장치와 같이, 패리티가 보존되는 인코딩 장치에서 사용될 수 있는 다른 동기어를 이하에서 설명한다. 전술한 15-비트 동기어 대신에, '0100000000100100'과 같은 16-비트 동기어, 또는 '01000000001001000'과 같은 17-비트 동기어, 또는 '010000000010010000'과 같은 18-비트 동기어가 사용될 수 있다. 여기에 설명된 3개의 동기어는, 동기어를 다음의 3-비트의 채널어, 특히 상기한 표 1에 따라 소스어 '11'로부터 얻어진 채널어와 연결할 때, k-제약의 위반을 일으킬 수 있다. 이와 같은 연결은 다음과 같은 시퀀스를 생성한다:

'0100000000100100 000'.

다음의 2개의 소스어를 워드 '10 00'이라고 가정한다. 상기한 동기어를 '10 00' 소스어 시퀀스를 변환하여 얻어진 복수의 채널어로 구성된 그룹과 연결하면, 다음 시퀀스가 생성된다:

'0100000000100100 000 000 010',

이에 대해서는 표 2를 참조하기 바란다. 이 시퀀스는 k=8 제약을 위반한다.

이것을 해결하기 위해, '11' 소스어가 동기어 바로 다음에 나타나는 모든 경우에, 소스어 '11'이 채널어 '010'으로 변환되도록, 상기한 표 1을 변형할 수 있다. 이와 다른 해결책으로서, 실제로 k-제약의 위반이 변형되지 않은 변환을 사용하여 발생할 때에만, '11'로부터 '010'으로의 변환이 수행된다.

본 발명의 바람직한 실시예를 참조하여 본 발명을 설명하였지만, 이들 실시예는 본 발명을 제한하기 위해 주어진 것이 아니라는 것은 명백하다. 따라서, 청구범위에 기재된 본 발명의 범주를 벗어나지 않으면서, 다양한 변형이 본 발명이 속한 기술분야의 당업자에게 이루어질 수 있다.

더구나, 본 발명은 모든 신규한 특징부 또는 이들 특징부의 조합을 포괄한다.

Claims

이진 소스신호의 복수의 데이터 비트로 구성된 스트림을 소정의 (d,k) 제약을 만족하는 이진 채널신호의 복수의 데이터 비트로 구성된 스트림으로 인코딩하고, 상기 소스신호의 비트 스트림이 복수의 n-비트 소스어로 분할되며, 상기 복수의 소스어를 이에 대응하는 복수의 m-비트 채널어로 변환하도록 구성되며 p개의 연속적인 n-비트 소스어의 각 블록에 대한 변환과정이 패리티를 보존하도록 p개의 연속적인 n-비트 소스어로 구성된 블록을 이에 대응하는 p개의 연속적인 m-비트 채널어로 구성된 블록으로 변환하도록 구성된 변환수단을 구비하고, 이때, n, m 및 p는 정수이며, m > n ≥ 1, p ≥ 1이고, p는 변화가능한 인코딩 장치에 있어서, 상기 (d,k) 제약을 마찬가지로 만족시키고 "0" 비트로 시작하며 "0" 비트로 끝나는 q-비트 동기어를 발생하는 동기어 발생수단을 구비하고, 상기 동기어를 상기 이진 채널신호의 복수의 데이터 비트로 구성된 상기 스트림 내부에 병합시키는 병합수단을 더 구비하며, q는 k보다 큰 정수값인 것을 특징으로 하는 인코딩 장치.
제 1 항에 있어서,

d≥1이고, 상기 동기어는 '01' 비트 시퀀스로 시작하고 '10' 시퀀스로 끝나는 것을 특징으로 하는 인코딩 장치.
제 1 항 또는 제 2 항에 있어서,

q=2k-1인 것을 특징으로 하는 인코딩 장치.
제 1 항, 제 2 항 또는 제 3 항에 있어서,

q=15인 것을 특징으로 하는 인코딩 장치.
제 1 항, 제 2 항, 제 3 항 또는 제 4 항에 있어서,

상기 동기어는 010000000010010인 것을 특징으로 하는 인코딩 장치.
제 1 항에 있어서,

d≥1이고, 상기 동기어는 '01' 비트 시퀀스로 시작하고 '100' 시퀀스로 끝나는 것을 특징으로 하는 인코딩 장치.
제 6 항에 있어서,

q=16인 것을 특징으로 하는 인코딩 장치.
제 6 항 또는 제 7 항에 있어서,

상기 동기어는 0100000000100100인 것을 특징으로 하는 인코딩 장치.
제 1 항에 있어서,

d≥1이고, 상기 동기어는 '01' 비트 시퀀스로 시작하고 '1000' 시퀀스로 끝나는 것을 특징으로 하는 인코딩 장치.
제 9 항에 있어서,

q=17인 것을 특징으로 하는 인코딩 장치.
제 9 항 또는 제 10 항에 있어서,

상기 동기어는 01000000001001000인 것을 특징으로 하는 인코딩 장치.
제 1 항에 있어서,

d≥1이고, 상기 동기어는 '01' 비트 시퀀스로 시작하고 '10000' 시퀀스로 끝나는 것을 특징으로 하는 인코딩 장치.
제 12 항에 있어서,

q=18인 것을 특징으로 하는 인코딩 장치.
제 12 항 또는 제 13 항에 있어서,

상기 동기어는 010000000010010000인 것을 특징으로 하는 인코딩 장치.
선행하는 청구항 중 어느 한 항에 있어서,

d=1이고 k=8인 것을 특징으로 하는 인코딩 장치.
선행하는 청구항 중 어느 한 항에 있어서,

m=n+1인 것을 특징으로 하는 인코딩 장치.
제 15 항에 있어서,

n=2인 것을 특징으로 하는 인코딩 장치.
제 17 항에 있어서,

상기 장치는, 다음 표에 따라 단일의 소스어를 이에 대응하는 단일의 채널어로 변환하도록 구성된 것을 특징으로 하는 인코딩 장치:

소스어 채널어 SW₁SW₂SW₃SW₄ 011011 CW₁CW₂CW₃CW₄ 10110010
제 17 항 또는 제 18 항에 있어서,

변환수단은, 복수의 2-비트 소스어를 이에 대응하는 복수의 3-비트 채널어로 변환하여, d=1이 성립하는 (d,k) 시퀀스의 형태로 채널신호를 얻도록 구성되고, 상기 장치는, 단일의 2-비트 소스어에 대한 이에 대응하는 단일의 채널어로의 인코딩이 채널어 경계에서 d-제약의 위반을 일으키는 소스신호의 비트 스트림 내부의 위치를 검출하여, 상기 검출에 응답하여 제어신호를 공급하는 수단을 더 구비하며, 제어신호가 존재하지 않는 경우에, 상기 변환수단은, 각각의 2-비트 소스어에 대한 변환이 패리티가 보존되도록, 단일의 2-비트 소스어를 이에 대응하는 단일의 3-비트 채널어로 변환하도록 구성된 것을 특징으로 하는 인코딩 장치.
제 19 항에 있어서,

2개의 연속된 소스어의 변환과정 동안 발생된 제어신호가 존재하는 경우에, 상기 변환수단은, d=1 제약을 보존하기 위해, 복수의 소스어로 구성된 블록에 있는 2개의 소스어 중 한 개가 4개의 채널어 CW₁내지 CW₄중 한 개와 동일하기 않은 3-비트의 채널어로 변환되도록, 상기 2개의 연속된 2-비트 소스어로 구성된 블록을 이에 대응하는 2개의 3-비트 채널어로 구성된 블록으로 변환하도록 구성되고, 상기 제어신호가 존재하는 경우에, 상기 변환수단은, 2개의 연속된 2-비트 소스어로 구성된 상기 블록에 대한 변환과정이 패리티가 보존되도록, 상기 2개의 연속된 2-비트 소스어로 구성된 블록을 3개의 연속된 3-비트 채널어로 구성된 이에 대응하는 블록으로 변환하도록 더 구성된 것을 특징으로 하는 인코딩 장치.
제 20 항에 있어서,

상기 변환수단은, 다음 표에 주어진 코딩에 따라 2개의 연속된 2-비트 소스어로 구성된 블록을 2개의 연속된 3-비트 채널어로 구성된 블록으로 변환하도록 구성된 것을 특징으로 하는 인코딩 장치:

2개의 소스어로 구성된 블록 2개의 채널어로 구성된 블록 00 0000 0110 0010 01 100 010101 010000 010001 010
제 20 항 또는 제 21 항에 있어서,

k는 5보다 큰 값을 갖고, 상기 장치는, 단일의 2-비트 소스어에 대한 단일의 3-비트 채널어로의 인코딩이 k-제약의 위반을 일으키는 소스신호의 비트 스트림 내부의 위치를 검출하고, 상기 검출에 응답하여 제 2 제어신호를 공급하는 수단을 더 구비하며, 3개의 연속된 2-비트 소스어의 변환과정 동안 발생된 제 2 제어신호가 존재하는 경우에, 상기 변환수단은, 3개의 2-비트 소스어로 구성된 상기 블록에 대한 변환과정이 패리티가 보존되도록, 상기 3개의 연속된 2-비트 소스어로 구성된 블록을 이에 대응하는 3개의 연속된 3-비트 채널어로 구성된 블록으로 변환하도록 구성되고, 상기 변환수단은, k 제약을 보존하기 위해, 블록 내부의 3개의 소스어 중 2개를 4개의 채널어 CW₁내지 CW₄와 동일하지 않은 이에 대응하는 3-비트의 채널어로 변환하도록 더 구성된 것을 특징으로 하는 인코딩 장치.
제 22 항에 있어서,

상기 변환수단은, 다음 표에 주어진 코딩에 따라 3개의 연속된 2-비트 소스어로 구성된 블록을 3개의 연속된 3-비트 채널어로 구성된 블록으로 변환하도록 구성된 것을 특징으로 하는 인코딩 장치:

3개의 소스어로 구성된 블록 3개의 채널어로 구성된 블록 11 11 1111 11 1001 11 1001 11 11 000 010 010001 010 010101 010 010100 010 010
제 6 항, 제 8 항, 제 9 항, 제 11 항, 제 12 항 또는 제 14 항에 종속하는 제 18 항에 있어서,

상기 채널신호에 삽입된 동기어 바로 뒤에 위치하는 2-비트 소스어가 '11'인 경우에, 상기 장치는 소스어 '11'을 채널어 '010'으로 변환하도록 구성된 것을 특징으로 하는 인코딩 장치.
채널신호를 기록매체 상의 트랙에 기록하는 기록장치에 있어서, 선행하는 청구항 중 어느 한 항에 기재된 인코딩 장치를 구비하고, 상기 인코딩 장치에 의해 발생된 채널신호를 기록매체 상의 상기 트랙에 기록하는 기록수단을 구비한 것을 특징으로 하는 기록장치.
청구항 25에 기재된 기록장치를 사용하여 얻어진 것을 특징으로 하는 기록매체.
제 26 항에 있어서,

상기 기록매체는 광학 기록매체인 것을 특징으로 하는 기록매체.
청구항 1 내지 23 항 중 어느 한 항에 따른 인코딩 장치를 사용하여 얻어진 (d,k) 제약을 만족하는 이진 채널신호의 복수의 데이터 비트로 구성된 스트림을 디코딩하여, 이진 소스신호의 복수의 데이터 비트로 구성된 스트림을 얻으며, 각각의 블록에 대한 변환과정이 패리티가 보존되도록, p개의 연속된 채널어로 구성된 블록을 p개의 연속된 소스어로 구성된 이에 대응하는 블록으로 역변환하는 역변환 수단을 구비하고, 이때, n, m 및 p는 정수이며, m > n, p ≥ 1이고, p는 변화가능한 디코딩 장치에 있어서, 복수의 데이터 비트로 구성된 스트림 내부에 있는 q-비트 동기어의 존재를 검출하는 수단을 더 구비하고, 상기 동기어는 마찬가지로 상기 (d,k) 제약을 만족하며, 상기 동기어는 '0' 비트로 시작하고 '0' 비트로 끝나며, d, k 및 q는 0보다 큰 정수이고, q는 보다 큰 것을 특징으로 하는 디코딩 장치.
제 28 항에 있어서,

d≥1이고, 상기 동기어는 '01' 비트 시퀀스로 시작하고 '10' 시퀀스로 끝나는 것을 특징으로 하는 디코딩 장치.
제 28 항 또는 제 29 항에 있어서,

q=2k-1인 것을 특징으로 하는 디코딩 장치.
제 29 항 또는 제 30 항에 있어서,

q=15인 것을 특징으로 하는 디코딩 장치.
제 28 항, 제 29 항, 제 30 항 또는 제 31 항에 있어서,

상기 동기어는 010000000010010인 것을 특징으로 하는 디코딩 장치.
제 28 항에 있어서,

d≥1이고, 상기 동기어는 '01' 비트 시퀀스로 시작하고 '100' 시퀀스로 끝나는 것을 특징으로 하는 디코딩 장치.
제 33 항에 있어서,

q=16인 것을 특징으로 하는 디코딩 장치.
제 33 항 또는 제 34 항에 있어서,

상기 동기어는 0100000000100100인 것을 특징으로 하는 디코딩 장치.
제 28 항에 있어서,

d≥1이고, 상기 동기어는 '01' 비트 시퀀스로 시작하고 '1000' 시퀀스로 끝나는 것을 특징으로 하는 디코딩 장치.
제 36 항에 있어서,

q=17인 것을 특징으로 하는 디코딩 장치.
제 36 항 또는 제 37 항에 있어서,

상기 동기어는 01000000001001000인 것을 특징으로 하는 디코딩 장치.
제 28 항에 있어서,

d≥1이고, 상기 동기어는 '01' 비트 시퀀스로 시작하고 '10000' 시퀀스로 끝나는 것을 특징으로 하는 디코딩 장치.
제 39 항에 있어서,

q=18인 것을 특징으로 하는 디코딩 장치.
제 39 항 또는 제 40 항에 있어서,

상기 동기어는 010000000010010000인 것을 특징으로 하는 디코딩 장치.
기록매체 상의 트랙으로부터 채널신호를 재생하는 재생장치에 있어서, 청구항 28 내지 41 중 어느 한 항에 기재된 디코딩 장치를 구비하고, 기록매체 상의 상기 트랙으로부터 채널신호를 판독하여, 상기 채널신호를 디코딩하기 위해 상기 디코딩 장치로 출력하는 판독수단을 구비한 것을 특징으로 하는 재생장치.
이진 소스신호의 복수의 데이터 비트로 구성된 스트림을 소정의 (d,k) 제약을 만족하는 이진 채널신호의 복수의 데이터 비트로 구성된 스트림으로 인코딩하고, 상기 소스신호의 비트 스트림이 복수의 n-비트 소스어로 분할되며, 상기 복수의 n-비트 소스어를 이에 대응하는 복수의 m-비트 채널어로 변환하여, p개의 연속적인 n-비트 소스어의 각 블록에 대한 변환과정이 패리티를 보존하도록 p개의 연속적인 n-비트 소스어로 구성된 블록을 이에 대응하는 p개의 연속적인 m-비트 채널어로 구성된 블록으로 변환하는 단계를 포함하고, 이때, n, m 및 p는 정수이며, m > n ≥ 1, p ≥ 1이고, p는 변화가능한 인코딩 방법에 있어서, 상기 (d,k) 제약을 마찬가지로 만족시키고 "0" 비트로 시작하며 "0" 비트로 끝나는 q-비트 동기어를 발생하는 단계를 포함하고, 상기 동기어를 상기 이진 채널신호의 복수의 데이터 비트로 구성된 상기 스트림 내부에 병합시키는 단계를 포함하며, q는 k보다 큰 정수값인 것을 특징으로 하는 인코딩 방법.
제 43 항에 있어서,

상기 채널신호를 기록매체 상의 트랙에 기록하는 단계를 더 포함하는 것을 특징으로 하는 인코딩 방법.