KR20000050641A - Method for etching nitride having high etch selectivity with oxide - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 식각 방법에 관한 것으로, 좀 더 구체적으로는 산화막에 대해 높은 식각 선택비를 갖는 질화막 식각 방법에 관한 것이다.The present invention relates to an etching method of a semiconductor device, and more particularly to a nitride film etching method having a high etching selectivity with respect to the oxide film.
일반적으로, LDD(Lightly Doped Drain) 구조를 형성하기 위해서 게이트 폴리실리콘막의 양측벽에 스페이서를 형성하는 공정이 적용되고 있다. 그리고, 게이트 전극을 Co 및 Ti 등의 금속막을 이용한 폴리사이드 구조로 형성하는 경우에는 게이트 폴리실리콘막의 양측벽에 산화막으로 스페이서를 형성한 후 SBL(Silicidation Blocking Layer)을 이용하여 게이트 폴리실리콘막의 상부 및 반도체 기판 상에 Co 실리사이드막과 Ti 실리사이드막 중 어느 하나의 막을 동시에 형성시키게 된다. 그러나, 이때 상기 실리사이드막이 게이트 폴리실리콘막 및 상기 반도체 기판 상부 뿐만아니라 상기 산화막 스페이서의 측벽에도 약간 형성되는 경우가 있다. 이는 게이트 전극과 소스/드레인간의 단락을 유발시킬 수 있다.In general, a process of forming spacers on both sidewalls of the gate polysilicon film has been applied to form a lightly doped drain (LDD) structure. When the gate electrode is formed of a polyside structure using a metal film such as Co and Ti, spacers are formed on both sidewalls of the gate polysilicon film using an oxide film, and then the top of the gate polysilicon film is formed using a Silicidation Blocking Layer (SBL). One of the Co silicide film and the Ti silicide film is simultaneously formed on the semiconductor substrate. However, at this time, the silicide film may be slightly formed on the sidewalls of the oxide spacer as well as on the gate polysilicon film and the semiconductor substrate. This may cause a short circuit between the gate electrode and the source / drain.
이를 방지하기 위해서 게이트 전극의 스페이서 막질을 산화막 대신 실리사이데이션 블록킹(silicidation blocking) 특성이 강한 질화막 예를 들어, Si3N4막을 사용함으로써 실리사이드막의 형성을 방지하여 게이트 전극과 소스/드레인 간의 단락을 방지하고 있다.In order to prevent this, a nitride film having a strong silicidation blocking property, such as a Si 3 N 4 film, is used instead of the oxide film as a spacer film of the gate electrode to prevent the formation of the silicide film to prevent a short circuit between the gate electrode and the source / drain. It is preventing.
다음은, 상기 게이트 스페이서를 갖는 종래의 게이트 전극 형성 방법에 대해 서술한다.Next, the conventional gate electrode formation method which has the said gate spacer is described.
도 1a 및 도 1b는 게이트 스페이서를 갖는 종래의 게이트 전극 형성 공정들을 순차적으로 보여주는 흐름도이다.1A and 1B are flow charts sequentially illustrating conventional gate electrode formation processes with gate spacers.
도 1a를 참조하면, 종래의 게이트 전극 형성 방법은, 먼저 활성 영역과 비활성 영역(도면에 도시 안됨)이 정의된 반도체 기판(10) 상에 게이트 산화막(12a), 게이트 도전막(12b), 그리고 게이트 마스크(12c)가 차례로 형성된다. 게이트 전극 형성용 마스크를 사용하여 상기 게이트 마스크(102c), 게이트 도전막(12b), 그리고 게이트 산화막(12a)을 차례로 식각함으로써 게이트 전극(12)들이 형성된다. 계속해서, 상기 반도체 기판(10) 상에 형성된 구조물들의 표면을 따라 게이트 폴리 옥사이드막(GPox)(14), 버퍼막(16), 그리고 스페이서용 질화막(18)이 차례로 형성된다. 상기 버퍼막(16)은 예를 들면, 산화막으로 형성된다. 이어서, 상기 질화막(18)을 에치 백 공정으로 식각함으로써 도 1b와 같이, 상기 게이트 전극(12)들의 양측벽에 게이트 스페이서(18a)가 형성된다.Referring to FIG. 1A, a conventional method of forming a gate electrode includes a gate oxide film 12a, a gate conductive film 12b, and a gate oxide film 12a on a semiconductor substrate 10 in which an active region and an inactive region (not shown) are defined. The gate mask 12c is formed in turn. The gate electrodes 12 are formed by sequentially etching the gate mask 102c, the gate conductive layer 12b, and the gate oxide layer 12a using a gate electrode forming mask. Subsequently, a gate poly oxide film (GPox) 14, a buffer film 16, and a spacer nitride film 18 are sequentially formed along the surfaces of the structures formed on the semiconductor substrate 10. The buffer film 16 is formed of, for example, an oxide film. Subsequently, by etching the nitride film 18 by an etch back process, gate spacers 18a are formed on both sidewalls of the gate electrodes 12, as shown in FIG. 1B.
여기서, 상기 버퍼막(16)은 상기 질화막(18)의 식각시 상기 질화막(18)만이 선택적으로 식각되도록 하여 기판의 손상을 방지하는 역할을 하는 막이다. 그러나, 상기 식각 공정은 높은 압력(high pressure)과 낮은 파워(low power)의 공정 조건을 갖는 산화막 식각 설비에서 CF4가스 및 CHF4가스를 포함하는 식각 가스들로 수행되는데, 상기 공정 설비 및 공정 조건들에서 식각 공정의 수행시 상기 질화막(18)과 산화막인 버퍼막(16)의 식각 선택비가 크지 않아 상기 에치 백 공정시 버퍼막(16) 및 게이트 폴리 옥사이드막(14)이 도면에서 보는 바과 같이, 함께 식각되어 반도체 기판(10)이 노출되고, 이로 인해 기판이 손상될 수 있다. 이는, 후속 실리사이드막의 형성 후 소스/드레인 영역의 상기 손상 부위에서 누설 전류(leakage current)가 생기게 되는 문제를 유발한다.Here, the buffer film 16 is a film that serves to prevent damage to the substrate by selectively etching only the nitride film 18 when the nitride film 18 is etched. However, the etching process is performed with etching gases including CF 4 gas and CHF 4 gas in an oxide etching apparatus having high pressure and low power processing conditions. The etching selectivity between the nitride film 18 and the oxide buffer film 16 during the etching process under the conditions is not so large that the buffer film 16 and the gate polyoxide film 14 during the etch back process are shown in the drawings. Likewise, the semiconductor substrate 10 may be exposed by being etched together, which may damage the substrate. This causes a problem that a leakage current is generated at the damaged portion of the source / drain region after the formation of the subsequent silicide film.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 게이트 스페이서 형성을 위한 질화막의 식각 공정시 산화막에 대해 식각 선택비를 갖도록 하여 반도체 기판의 손상을 방지할 수 있는 산화막에 대해 높은 식각 선택비를 갖는 질화막 식각 방법을 제공함에 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems, and has a high etch selectivity with respect to an oxide film that can prevent damage to a semiconductor substrate by having an etch selectivity with respect to an oxide film during an etching process of a nitride film for forming a gate spacer. The purpose is to provide a nitride film etching method having a.
도 1a 및 도 1b는 게이트 스페이서를 갖는 종래의 게이트 전극 형성 공정들을 순차적으로 보여주는 흐름도; 그리고1A and 1B are flow charts sequentially illustrating conventional gate electrode formation processes with gate spacers; And
도 2a 및 도 2b는 본 발명의 실시예에 따른 산화막에 대해 높은 식각 선택비를 갖는 질화막 식각 방법이 적용되는 게이트 전극 형성 공정들을 순차적으로 보여주는 흐름도이다.2A and 2B are flowcharts sequentially illustrating gate electrode forming processes to which a nitride film etching method having a high etching selectivity with respect to an oxide film according to an embodiment of the present invention is applied.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10, 100 : 반도체 기판 12, 102 : 게이트 전극10, 100: semiconductor substrate 12, 102: gate electrode
14, 104 : 게이트 폴리 옥사이드16, 106 : 버퍼막14, 104: gate polyoxide 16, 106: buffer film
18a, 108a : 게이트 스페이서18a, 108a: Gate spacer
상술한 목적을 달성하기 위한 본 발명에 의하면, 산화막에 대해 높은 식각 선택비를 갖는 질화막 식각 방법은, 반도체 기판 상에 형성된 구조물의 표면을 따라 산화막을 형성하는 단계와; 상기 산화막 상에 질화막을 형성하는 단계 및; 상기 질화막을 식각하여 상기 구조물의 양측벽에 스페이서를 형성하는 단계를 포함하되, 상기 식각 공정은 낮은 압력과 높은 파워의 공정 조건이 주어지는 폴리 식각 설비에서 HBr/Cl2가스들 또는 SF6/He 가스들을 포함하는 식각 가스들로 수행된다.According to the present invention for achieving the above object, a nitride film etching method having a high etching selectivity with respect to the oxide film, forming an oxide film along the surface of the structure formed on the semiconductor substrate; Forming a nitride film on the oxide film; Forming a spacer on both sidewalls of the structure by etching the nitride layer, wherein the etching process includes HBr / Cl 2 gases or SF 6 / He gas in a poly etching facility provided with low pressure and high power process conditions. Is performed with etching gases containing the same.
도 2b를 참조하면, 본 발명의 실시예에 따른 신규한 산화막에 대해 높은 식각 선택비를 갖는 질화막 식각 방법은, 반도체 기판 상에 형성된 구조물의 표면을 따라 산화막이 형성되고, 상기 산화막 상에 질화막이 형성된다. 이어, 상기 질화막을 식각함으로써 상기 구조물의 양측벽에 스페이서가 형성된다. 이때, 상기 식각 공정은 낮은 압력과 높은 파워의 공정 조건이 주어지는 폴리 식각 설비에서 HBr/Cl2가스들 또는 SF6/He 가스들을 포함하는 식각 가스들로 수행된다. 이와 같은 산화막에 대해 높은 식각 선택비를 갖는 질화막 식각 방법에 의해서, 게이트 전극의 양측벽에 스페이서 형성을 위한 질화막의 식각 공정을 낮은 압력과 높은 파워의 공정 조건이 주어지는 폴리 식각 설비에서 HBr/Cl2가스들 또는 SF6/He 가스들을 포함하는 식각 가스들로 수행함으로써 하부막인 산화막에 대해 높은 선택비를 갖도록 질화막을 식각할 수 있어 반도체 기판의 손상을 방지할 수 있다. 따라서, 후속 실리사이드막의 형성시 소스/드레인 및 게이트간의 단락을 방지할 수 있다.Referring to FIG. 2B, in the nitride film etching method having a high etching selectivity with respect to the novel oxide film according to the embodiment of the present invention, an oxide film is formed along the surface of the structure formed on the semiconductor substrate, and the nitride film is formed on the oxide film. Is formed. Subsequently, spacers are formed on both sidewalls of the structure by etching the nitride film. In this case, the etching process may be performed with etching gases including HBr / Cl 2 gases or SF 6 / He gases in a poly etching facility provided with low pressure and high power process conditions. Thus by such nitride etching with a high etching selectivity to the oxide film, the etching process of the nitride film for forming a spacer on both side walls of the gate electrode on the poly etch equipment given the process conditions of low pressure and high power HBr / Cl 2 By performing the etching gases including the gases or SF 6 / He gases, the nitride film can be etched to have a high selectivity with respect to the oxide film, which is a lower film, thereby preventing damage to the semiconductor substrate. Therefore, it is possible to prevent a short circuit between the source / drain and the gate in forming the subsequent silicide film.
(실시예)(Example)
이하, 도 2a 및 도 2b를 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 2A and 2B.
도 2a 및 도 2b는 본 발명의 실시예에 따른 산화막에 대해 높은 식각 선택비를 갖는 질화막 식각 방법이 적용되는 게이트 전극 형성 공정들을 순차적으로 보여주는 흐름도이다.2A and 2B are flowcharts sequentially illustrating gate electrode forming processes to which a nitride film etching method having a high etching selectivity with respect to an oxide film according to an embodiment of the present invention is applied.
도 2a를 참조하면, 본 발명에 따른 게이트 전극 형성 방법은, 먼저 활성 영역과 비활성 영역(도면에 도시 안됨)이 정의된 반도체 기판(100) 상에 게이트 산화막(102a), 게이트 도전막(102b), 그리고 게이트 마스크(102c)가 차례로 형성된다. 여기서, 상기 게이트 도전막(102b)은 예를 들면, 폴리실리콘막과 실리사이드막이 적층된 다층 구조를 갖는다. 이어, 게이트 전극 형성용 마스크를 사용하여 상기 반도체 기판(100)의 표면이 노출될 때까지 상기 게이트 마스크(102c), 게이트 도전막(102b), 그리고 게이트 산화막(102a)을 차례로 식각함으로써 게이트 전극(102)들이 형성된다. 상기 게이트 전극(102)들 양측의 반도체 기판(100) 내에 저농도 불순물 이온이 주입된다(도면에 도시 안됨).Referring to FIG. 2A, in the gate electrode forming method according to the present invention, a gate oxide film 102a and a gate conductive film 102b are first formed on a semiconductor substrate 100 in which an active region and an inactive region (not shown) are defined. And the gate mask 102c are formed in this order. Here, the gate conductive film 102b has a multilayer structure in which a polysilicon film and a silicide film are stacked, for example. Subsequently, the gate mask 102c, the gate conductive layer 102b, and the gate oxide layer 102a are sequentially etched using the gate electrode forming mask until the surface of the semiconductor substrate 100 is exposed. 102 are formed. Low concentration impurity ions are implanted into the semiconductor substrate 100 on both sides of the gate electrodes 102 (not shown).
다음에는, 상기 반도체 기판(100) 상에 형성된 게이트 전극들의 표면을 따라 게이트 폴리 옥사이드막(104), 버퍼막(106), 그리고 스페이서 형성용 질화막(108)이 차례로 형성된다. 상기 게이트 폴리 옥사이드막(104) 및 버퍼막(106)은 각각 약 100Å의 두께로 형성되고, 상기 질화막(108)은 약 1000Å 내지 2000Å의 두께 범위 내로 형성된다. 상술한 바와 같은 양측벽에 스페이서를 갖는 게이트 전극의 형성 방법은 종래의 기술과 큰 차이는 없고, 본 발명의 이해를 돕기 위해 기술되었다.Next, a gate poly oxide film 104, a buffer film 106, and a nitride film 108 for forming a spacer are sequentially formed along the surfaces of the gate electrodes formed on the semiconductor substrate 100. The gate poly oxide film 104 and the buffer film 106 are each formed to have a thickness of about 100 GPa, and the nitride film 108 is formed within a thickness range of about 1000 GPa to 2000 GPa. The method of forming the gate electrode having the spacers on both side walls as described above is not significantly different from the conventional art, and has been described for better understanding of the present invention.
계속해서, 상기 질화막(108)을 에치 백 공정으로 건식 식각함으로써 도 2b에 도시된 바와 같이, 상기 게이트 전극(102)들의 양측벽에 게이트 스페이서(108a)가 형성된다. 본 발명에서는 상기 게이트 스페이서(108a) 형성을 위한 질화막(108)의 식각 공정을 상기 버퍼막(106)과 높은 선택비를 갖도록 하기 위해 최적의 공정 조건을 갖는 폴리 식각 설비에서 HBr/Cl2가스들 또는 SF6/He 가스들을 포함하는 식각 가스들로 수행한다는 것이다. 이러한 식각 설비 및 공정 조건들의 적용이 본 발명의 신규하고도 가장 중요한 사항이다.Subsequently, by dry etching the nitride film 108 by an etch back process, as shown in FIG. 2B, gate spacers 108a are formed on both sidewalls of the gate electrodes 102. In the present invention, the etching process of the nitride film 108 for forming the gate spacer 108a has a high selectivity with respect to the buffer film 106. HBr / Cl 2 gases in a poly etching facility having an optimal process condition Or etching gases containing SF 6 / He gases. The application of these etching facilities and process conditions is a novel and most important aspect of the present invention.
구체적으로 설명하면, 상기 게이트 스페이서(108a) 형성을 위한 식각 공정은 LRC사의 "RAINBOW POLY ETCHER" 설비로 수행되며, 공정 조건은 다음과 같다. 100mT 내지 500mT 범위 내의 압력, 100W 내지 400W 범위 내의 파워, 100sccm 내지 200sccm 범위 내의 HBr 가스, 100sccm 내지 200sccm 범위 내의 Cl2가스를 포함하는 식각 가스들 또는 같은 범위의 압력 및 같은 범위의 파워에서 100sccm 내지 200sccm 범위 내의 SF6가스, 100sccm 내지 200sccm 범위 내의 He 가스를 포함하는 식각 가스들로 수행된다. 이와 같은 공정 설비 및 공정 조건으로 상기 식각 공정을 수행한 경우, 질화막 대 산화막은 2:1 내지 100:1 이상의 식각 선택비를 갖게 되어 산화막에 대해 높은 선택비를 갖도록 질화막이 식각된다.Specifically, the etching process for forming the gate spacer 108a is performed by LRA's "RAINBOW POLY ETCHER" facility, and the process conditions are as follows. Pressures in the range 100 mT to 500 mT, power in the range 100 W to 400 W, HBr gas in the range 100 sccm to 200 sccm, etching gases including Cl 2 gas in the range 100 sccm to 200 sccm or pressures in the same range and power to 100 sccm to 200 sccm at the same range Etch gases comprising SF 6 gas in the range, He gas in the range of 100 sccm to 200 sccm. When the etching process is performed under such process facilities and process conditions, the nitride film to the oxide film has an etching selectivity of 2: 1 to 100: 1 or more, so that the nitride film is etched to have a high selectivity with respect to the oxide film.
상기 공정 조건들을 실제로 적용한 경우 질화막(108)과 산화막인 버퍼막(106)의 선택비는, 250mT의 압력, 400W의 파워, 0.8cm의 공정 갭(process gap)의 공정 조건에서 200sccm의 Cl2가스, 100sccm의 HBr 가스, 7Torr의 백 사이드(backside) He 가스로 식각했을 때 상기 질화막(108)의 식각률(etch rate)은 476Å/min이고, 산화막인 버퍼막(106)의 식각률은 23Å/min로 식각 선택비는 20:1이다.When the process conditions are actually applied, the selectivity ratio of the nitride film 108 and the oxide buffer film 106 is 200 sccm of Cl 2 gas at a pressure of 250 mT, a power of 400 W, and a process gap of 0.8 cm. , The etching rate of the nitride film 108 is 476 Å / min, and the etch rate of the buffer film 106, which is an oxide film, is 23 때 / min when etched with 100 sccm HBr gas and 7 Torr backside He gas. Etch selectivity is 20: 1.
다른 공정 조건의 경우, 250mT의 압력, 300W의 파워, 0.8cm의 공정 갭(process gap)의 공정 조건에서 200sccm의 Cl2가스, 200sccm의 HBr 가스, 7Torr의 백 사이드(back-side) He 가스로 식각했을 때 상기 질화막(108)의 식각률(etch rate)은 794Å/min이고, 버퍼막(106)의 식각률은 6Å/min로 식각 선택비는 132:1이다.For other process conditions, 200 sccm Cl 2 gas, 200 sccm HBr gas, 7 Torr back-side He gas at 250 mT pressure, 300 W power, 0.8 cm process gap process conditions. When etching, the etch rate of the nitride film 108 is 794 Å / min, the etch rate of the buffer film 106 is 6 Å / min, and the etching selectivity is 132: 1.
또 다른 공정 조건의 경우, 500mT의 압력, 325W의 파워, 0.8cm의 공정 갭(process gap)의 공정 조건에서 90sccm의 SF6가스, 180sccm의 He 가스, 10Torr의 백사이드(backside) He 가스로 식각 했을 때 상기 질화막(108)의 식각률(etch rate)은 4452Å/min이고, 버퍼막(106)의 식각률은 34Å/min로 식각 선택비는 131:1이다.For other process conditions, etched with 90 sccm SF 6 gas, 180 sccm He gas, and 10 Torr backside He gas at 500 mT pressure, 325 W power, 0.8 cm process gap. The etch rate of the nitride film 108 is 4452 4 / min, the etch rate of the buffer film 106 is 34 Å / min, and the etching selectivity is 131: 1.
실제 공정에 적용하여 얻은 상기의 결과에서 볼 수 있듯이, 종래의 질화막 식각 공정시 산화막 식각 가스를 주로 사용할 때보다 매우 높은 선택비를 얻을 수 있고, 식각 선택비의 조절이 공정 조건에 따라 매우 용이함을 알 수 있다. 그러므로, 산화막인 버퍼막(106)에 대해 높은 선택비를 갖도록 질화막(108)을 식각할 수 있는 기술의 사용 범위가 광범위하게 되었다.As can be seen from the above results obtained by applying to the actual process, it is possible to obtain a much higher selection ratio than when the oxide etching gas is mainly used in the conventional nitride etching process, and it is very easy to control the etching selectivity according to the process conditions. Able to know. Therefore, the use range of the technique which can etch the nitride film 108 to have a high selectivity with respect to the buffer film 106 which is an oxide film became wide.
그리고, 상기 공정 조건들에서 상기 질화막(108)의 식각시 균일한 식각 특성을 얻기 위해서 레인보우(RAINBOW) 설비의 공정 갭은 가능한 1cm 이하로 하였으며, 질화막(108)의 식각률을 증가시키기 위해서 공정 조건을 낮은 압력(약 100mTorr 정도)과 높은 파워(약 400W 정도)로 주어 물리적 식각 특성이 향상되도록 하였다. 상기 백 사이드 He 가스를 공급되는 이유는 상기 질화막(108)의 식각 공정시 웨이퍼 표면의 온도가 증가되게 되는데 이로 인해 공정 불량이 생길 우려가 있기 때문에, 상기 He 가스를 공급하여 줌으로써 웨이퍼 표면이 온도가 과도하게 상승하는 것을 방지하기 위함이다. 이때, 보다 높은 식각 선택비가 요구될 때는 백 사이드 He 가스의 압력을 10Torr 이상의 고압으로 하여 식각 공정을 수행할 수 있다.In order to obtain uniform etching characteristics during the etching of the nitride film 108 under the process conditions, the process gap of the rainbow equipment is set to 1 cm or less as possible, and the process condition is increased to increase the etching rate of the nitride film 108. Low pressure (about 100mTorr) and high power (about 400W) were used to improve the physical etching characteristics. The back side He gas is supplied because the temperature of the wafer surface is increased during the etching process of the nitride layer 108. This may cause a defect in the process. Therefore, the wafer surface is heated by supplying the He gas. This is to prevent excessive rise. In this case, when a higher etching selectivity is required, the etching process may be performed by setting the pressure of the back side He gas to a high pressure of 10 Torr or more.
결과적으로, 본발명에서는 상기 식각 설비 및 공정 조건으로 산화막인 버퍼막(106)에 대해 높은 식각 선택비를 갖도록 상기 질화막(108)을 식각함으로써 도 2b에 도시된 바와 같이, 반도체 기판(100) 및 게이트 전극(102)들 상부의 버퍼막(106)이 그대로 남아 있게 되고, 이로 인해 반도체 기판(100)의 손상을 방지한다.As a result, in the present invention, as shown in FIG. 2B, the nitride film 108 is etched to have a high etching selectivity with respect to the buffer film 106 which is an oxide film under the etching facilities and process conditions. The buffer layer 106 on the gate electrodes 102 is left as it is, thereby preventing damage to the semiconductor substrate 100.
상기 질화막(108)의 식각 공정시에는 버퍼막(106) 상의 질화막(108)을 완전히 제거하기 위해 과식각 공정이 수행되는데 이로 인해 도면과 같이, 게이트 스페이서(108a)는 게이트 전극(102)들 양측의 버퍼막(106)보다 조금 아래에 형성된다. 다음에, 상기 게이트 스페이서(108a) 양측의 반도체 기판(100) 내에 고농도 불순물 이온을 주입함으로써 LDD 구조가 형성된다(도면에 도시 안됨). 상기 불순물 이온 주입시에 상기 버퍼막(106)을 이온 주입 마스크로 사용하여 공정이 수행될 수 있다. 그런 후에 상기 반도체 기판(100) 및 게이트 전극(102)들 상의 버퍼막(106) 및 게이트 폴리 옥사이드막(104)이 습식 식각 공정으로 제거되고, 이어 후속 공정이 일반적인 방법으로 수행된다.During the etching process of the nitride layer 108, an overetch process is performed to completely remove the nitride layer 108 on the buffer layer 106. As a result, as shown in the drawing, the gate spacers 108a are formed on both sides of the gate electrodes 102. Is formed slightly below the buffer film 106. Next, an LDD structure is formed by implanting high concentration impurity ions into the semiconductor substrate 100 on both sides of the gate spacer 108a (not shown). During the impurity ion implantation, the process may be performed using the buffer layer 106 as an ion implantation mask. Thereafter, the buffer layer 106 and the gate polyoxide layer 104 on the semiconductor substrate 100 and the gate electrodes 102 are removed by a wet etching process, and then a subsequent process is performed in a general manner.
상기와 같은 본발명의 산화막에 대해 높은 선택비를 갖는 질화막의 식각 공정은 게이트 스페이서 형성 공정 뿐만아니라 두 막질간의 높은 선택비를 요하는 모든 공정에 적용 가능함은 물론이다.The etching process of the nitride film having a high selectivity with respect to the oxide film of the present invention as described above can be applied not only to the gate spacer forming process but also to all processes requiring a high selectivity between the two films.
비록 본 발명이 바람직한 실시예를 참조하여 기술되었지만, 본 발명의 발명적 사상 및 범위를 벗어나지 않고도 다양한 변형을 할 수 있음은 통상의 지식을 가진 자에게 있어서는 자명하다.Although the present invention has been described with reference to preferred embodiments, it will be apparent to those skilled in the art that various modifications may be made without departing from the spirit and scope of the invention.
본 발명은 게이트 전극의 양측벽에 스페이서 형성을 위한 질화막의 식각 공정을 낮은 압력과 높은 파워의 공정 조건이 주어지는 폴리 식각 설비에서 HBr/Cl2가스들 또는 SF6/He 가스들을 포함하는 식각 가스들로 수행함으로써 하부막인 산화막에 대해 높은 선택비를 갖도록 질화막을 식각할 수 있어 반도체 기판의 손상을 방지할 수 있다. 따라서, 후속 실리사이드막의 형성시 소스/드레인 및 게이트간의 단락을 방지할 수 있는 효과가 있다.According to the present invention, the etching process of the nitride film for spacer formation on both sidewalls of the gate electrode is performed by etching gases including HBr / Cl 2 gases or SF 6 / He gases in a poly etching apparatus in which low pressure and high power process conditions are given. By performing the process, the nitride film can be etched to have a high selectivity with respect to the oxide film as the lower film, thereby preventing damage to the semiconductor substrate. Therefore, there is an effect that a short circuit between the source / drain and the gate can be prevented when the subsequent silicide film is formed.
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---|---|---|---|
KR1019990000657A KR20000050641A (en) | 1999-01-13 | 1999-01-13 | Method for etching nitride having high etch selectivity with oxide |
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KR1019990000657A KR20000050641A (en) | 1999-01-13 | 1999-01-13 | Method for etching nitride having high etch selectivity with oxide |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100426811B1 (en) * | 2001-07-12 | 2004-04-08 | 삼성전자주식회사 | Semiconductor device having SAC and Fabrication Method thereof |
-
1999
- 1999-01-13 KR KR1019990000657A patent/KR20000050641A/en not_active Application Discontinuation
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