KR20000010965A - 콜드 스페어를 위한 양극 채널 기판 트래킹을갖는 상보형 금속산화막 반도체 출력 구동기 - Google Patents

Abstract

p-채널 기판 트래킹을 갖는 CMOS 출력 구동 회로(10)는 완전한 전원 전압(V_DD)을 출력 구동기에 제공한다. 이 구동 회로(10)는 전원 접속부(V_DD)가 접지(V_SS)에 접속되고, 필요해질 때까지 균일한 저장 상태를 유지하는 용장 회로로서 특히 유용하다.

Description

콜드 스페어를 위한 양극 채널 기판 트래킹을 갖는 상보형 금속 산화막 반도체 출력 구동기

높은 신뢰성을 갖는 장치, 예컨대 우주선과 같은 장치에 있어서, 콜드 스페어(cold spare)는 여분 또는 용장 부분인 전원 V_DD가 접지 V_SS에 접속되고, 여분 또는 용장 부분이 필요해질 때까지 균일한 저장 상태를 유지하는 조건을 말한다. 콜드 스페어 모드에서 웜 또는 핫 대기 회로(warm or hot standby circuit)를 제공하는 것과 비교하여 전력을 사용하지 않음으로써 전력을 절약하는 것은 콜드 스페어 회로의 중요한 이점이다.

콜드 스페어 회로 출력은 콜드 스페어 모드인 동안 활성 신호 또는 데이터 버스에 계속 접속되어 있으며, 따라서 활성 신호에 하이 임피던스를 제공하여야 한다.

통상적인 CMOS 출력 구동기가 하이(high) 데이터 상태, 즉 V_DD또는 V_CC에 대한 p-채널 트랜지스터 구동기와 로우(low) 데이터 상태, 즉 V_SS에 대한 n-채널 트랜지스터 구동기를 가질 때 문제가 발생한다.

도 1은 통상적인 CMOS 출력 구동기(1)를 나타내며, 이 구동기(1)는 입력(2), 인버터(3), 노드 A, 인버터(4), 노드 B, p-채널 트랜지스터(P10), n-채널 트랜지스터(N10), 전원 접속 V_DD, 접지 접속 V_SS및 출력(5)을 포함한다.

도 2는 본 발명의 장치에 도시된 바와 같이 p-채널 및 n-채널 MOS 트랜지스터의 개략적인 핀 정의를 나타낸다. 출력 구동기(1)는, 패키지 핀에 대한 출력 노드(5)가 활성 신호나 버스에 접속된 상태를 유지하는 경우 콜드 스페어로서 이용하는 것을 방지하도록 설계된다.

도 1에 있어서, 만일 V_DD가 VSS에 접속되고 출력 노드(5)가 활성 신호나 버스에 통상의 상태처럼 접속을 유지하는 경우, 신호나 버스 핀에 대한 다른 부분으로부터의 외부 출력 구동기가 신호나 버스를 구동시키려 할 때, 즉 출력 노드(5)가 하이일 때, 기판(B)으로 향하는 P10의 접함에 대한 드레인(D)은 순방향으로 바이어싱할 것이다. 이것의 기판은 V_DD에 접속되고, 이 V_DD는 V_SS에 접속되어 V_SS에 대한 전류 경로를 형성하게 된다. P10은 일반적으로 매우 넓은(wide) 트랜지스터이기 때문에 V_SS에 대한 로우 임피던스 경로를 갖는다. 외부 구동기는 신호나 버스 핀을 하이 상태로 구동시킬 수 없어서 유효 동작을 방해하게 될 것이다.

CMOS를 사용하지 않는 종래에 제안된 출력 구동기는 도 6에 도시되어 있다. 도 6의 회로는 V_DD에서 양극 접합 트랜지스터 포화 VCE를 빼고 그 값과 순방향 바이어싱 전압 강하를 더한 값만을 출력 구동기에 제공한다. 게다가, 도 6의 회로는 다이오드형 장치기 필요하고 BiCOMS 기술에서 구현하여야 한다.

따라서, 완전한 CMOS 출력을 제공하고 콜드 스페어 모드에서 사용될 수 있는 CMOS 구동기가 필요하다.

본 발명은 고장 허용 시스템에 관한 것이다. 더 상세히 말하자면, 스페어 또는 용장 회로로서 사용하기 위한 CMOS 구동 회로에 관한 것이다.

도 1은 종래 기술에 따른 통상적인 CMOS 출력 구동기를 나타낸 개략도.

도 2는 p-채널 트랜지스터와 n-채널 트랜지스터 핀 정의를 나타낸 도면.

도 3은 본 발명의 원리에 따른 출력 구동기의 개략도.

도 4는 도 3의 회로의 일부를 나타낸 개략도.

도 5는 본 발명의 다른 실시예를 나타낸 개략도.

도 6은 본 발명에 따른 출력 구동기의 개략도.

본 발명은 상기한 문제점을 해결하기 위해, CMOS 구동 회로에 있어서,

상기 구동 회로가 활성인 경우에 양 전압에 접속되고 상기 구동 회로가 비활성인 경우에 접지에 접속되는 전원 접속부와;

구동 회로 입력과;

상기 구동 회로의 입력에 접속되는 입력과 출력을 갖는 제1 인버터와;

상기 구동 회로의 입력에 접속되는 입력과 출력을 갖는 제2 인버터와;

상기 제1 인버터의 출력에 결합된 게이트, 소오스, 드레인 및 기판을 갖는 제1 p-채널 트랜지스터와;

상기 제2 인버터의 출력에 결합된 게이트, 소오스, 드레인 및 상기 소오스에 접속된 기판을 갖는 제1 n-채널 트랜지스터를 구비하며,

상기 제1 p-채널 트랜지스터와 제1 n-채널 트랜지스터는 상기 전원 접속부와 접지 사이에 직렬로 접속되어 있고,

상기 제1 p-채널 트랜지스터와 제1 n-채널 트랜지스터의 직렬 접속부에 접속되며, 상기 구동 회로가 활성 상태이고 비활성 상태일 때 외부 회로에 접속되는 구동 회로 출력과;

상기 구동 회로가 비활성 상태일 경우 상기 제1 n-채널 트랜지스터를 오프 상태로 유지하는 수단과;

상기 구동 회로가 비활성 상태일 때 상기 제1 p-채널 트랜지스터의 게이트로 하여금 상기 외부 회로의 전압을 트래킹하도록 함으로써, 상기 제1 p-채널 트랜지스터를 오프 상태로 유지하는 수단을 구비하는 CMOS 구동 회로를 제공한다.

본 발명의 바람직한 실시예를 나타낸 개략도는 도 3에 도면 기호 10으로 도시되어 있다. 출력 구동 회로(10)는 p-채널 트랜지스터(P1, P2, P3, P4, P5, P6, P7 및 P8), n-채널 트랜지스터(N1, N2, N3, N4 및 N5)를 포함한다. 또 회로(10)는 인버터(20), 입력(22) 및 출력(24)을 포함한다. 또 회로(10)는 노드 A, B, C, D 및 E를 포함한다. V_DD와 같은 전원 접속과 V_SS와 같은 접지 접속은 통상의 기호로 도시되어 있다.

출력 구동 회로(10)는 2가지 동작 모드를 갖는다. 제1 동작 모드는 정상 모드 동작이라 불리며, 이 모드 동작에서, V_DD는 전원에 접속되어 그 부분이 활성화되고, 출력 구동기는 입력 상태에 따라 하이 또는 로우 상태를 갖는 출력 노드에 접속된 신호 또는 버스를 구동시켜야 한다. 제2 동작 모드는 콜드 스페어라 불리며, 여기서, V_DD는 V_SS에 접속되지만, 출력 노드는 다른 활성 부분에 의해 하이 또는 로우 상태로 구동되는 활성 신호 또는 버스에 접속된 상태를 유지한다. 이 상태하에서, 콜드 스페어 부분의 출력 노드는 출력 노드에 대해 어떠한 전압 레벨에 대해서도 하이 임피던스 상태를 제공하여야 한다.

정상 모드 동작 [V_DD는 구동 회로(10)의 전원에 접속된다]

P2의 게이트는 V_DD에 접속되어 반전 영역이 형성되지 않을 것이며, MOS 도통 메커니즘은 오프 상태를 유지한다. P2의 소오스 및 기판은 출력 노드(24)에 접속되지만, P2가 오프 상태이고, P2의 드레인(노드 C)은 V_SS에 접속되어 있기 때문에, 기판/드레인 pn 접합은 역 바이어싱 상태를 유지하고, 출력 노드(24)는 노드 C로부터 분리된 상태를 유지한다. N2의 게이트는 V_DD에 접속되어 N2는 온 상태를 유지한다. 이것으로 V_SS에 접속된 노드 C는 N3를 오프 상태로 유지한다. 따라서, P2, N2 및 N3는 정상 모드에서 출력 구동기의 동작에 영향을 미치지 않는다. 이들 트랜지스터는 P4 및 P7 동작에 영향을 미치지만, 이하에 설명될 것이며, P4 및 P7은 출력 구동기의 동작에 영향을 미치지 않으므로 유효 상태를 유지한다.

V_DD에서 P3의 게이트와 P6의 게이트는 이들 MOS 트랜지스터를 오프 상태로 유지시킨다. P3의 기판 및 드레인과 P6의 소오스는 서로 접속되어 있다. P3와 P6은 도 4에 도시된 바와 같이 배향형(back to back) 다이오드가 서로 등가로 접속되어 있다. 출력 노드(24)와 노드 A의 어떠한 조합에 대해서도, 전압은 역 바이어싱 pn 접합이 될 것이며, 출력 노드(24)는 노드 A로부터 분리된 상태를 유지한다. 따라서, P3와 P6은 정상 모드에서 출력 구동기의 동작에 어떠한 영향도 미치지 않는다.

N5의 게이트는 V_DD에 접속되어 온 상태를 유지한다. P4의 게이트는 노드 C에 접속되고 V_SS에 접속되어 있기 때문에, P4의 소오스와 기판이 하이 상태일 때는 온 상태로 될 것이다. P4의 소오스는 V_DD에 접속되고 기판은 드레인에 접속된다. 소오스/기판 pn 접합은 순방향 바이어싱되어 V_DD에서 다이오드 순방향 바이어스 전압 강하(Vfd) 값을 뺀 값이 된다. Vfd는 대략 0.7 볼트이다. V_DD의 기판 전압에서 Vfd 전압을 감산하게 되면, P4는 정상적으로 동작할 것이며, 따라서 V_DD에 대한 P4의 기판과 구동 노드 D를 온으로 유지하게 된다. P4와 N5가 모두 계속해서 온 상태를 유지하게 되면, P5와 N4는 인버터로서의 기능을 한다.

P1의 기판은 P7과 P8에 접속된다. P7의 게이트는 V_SS로 유지되는 노드 C에 접속되고, P7의 소오스/기판 pn 접합은 순방향 바이어싱되어 기판은 V_DD-Vfd로 유지되고, P7은 온으로 되며 구동 노드 E와 P7의 기판 전압은 V_DD가 된다. V_DD에 접속된 P8의 게이트, 소오스 및 기판은 역시 V_DD에 접속된 노드 E에 접속된다. 따라서, P8은 오프 상태를 유지하며, P8의 드레인/기판 pn 접합은 출력 노드에서 V_SS와 V_DD사이의 어떠한 전압에 대해서도 역 바이어싱 상태를 유지하여, 정상 모드에서의 출력 구동기의 동작에는 어떠한 영향도 미치지 않는다. 노드 E가 V_DD로 유지될 때, P1의 기판 전압은 V_DD로 유지되어 적절하게 동작할 것이다.

상기 동작 설명에 기초하여, 도 3의 회로는 정상 모드에서 도 1의 회로와 등가가 된다.

콜드 스페어 모드 동작 [V_DD는 구동 회로(10)의 V_SS에 접속된다]

V_DD가 V_SS에 접속될 때, 모든 회로는 비활성 상태가 된다. V_DD로 유지되는 내부 노드들은 즉각적으로 방전하여 p-채널 트랜지스터의 드레인/기판 pn 접합을 통해 Vfd 전압 레벨이 된다. 시간이 경과하여, pn 접합 누설 전류는 노드의 전압을 결국에는 Vfd에서 V_SS로 방전시킬 것이지만, 이것은 회로 동작 사이클 시간에 비해 긴 시간이 걸리는 것이기 때문에, 만일 다른 전압으로 구동되지 않는다면 모든 내부 노드는 Vfd로 유지될 것이라 추정된다.

도 3에 있어서, N1은 오프 상태를 유지하여야 한다. 이것을 보장하기 위해, N1의 게이트, 소오스 및 기판 전압은 V_SS로 유지되어야 한다. 이 조건하에서, N1은 오프 상태를 유지할 것이며, 드레인/기판 pn 접합은 출력 노드가 하이 및 로우 사이에서 구동됨에 따라 역 바이어싱을 유지할 것이다. N1의 소오스 및 기판은 V_SS에 직접 접속된다. N1의 게이트는 n-채널 문턱 전압(Vtn)보다 더 높게 될 수 있는 Vfd가 되어, N1이 약하게 온으로 되어 외부 신호 또는 버스가 하이로 구동된다면 V_SS에 대한 전류 경로가 형성될 것이다. Vfd 전압은 전력 감소 또는 전압에 대해 하이로부터 V_SS로 감소하는 V_DD로부터 남겨지게 되어, 출력 노드가 하이로 될 때 노드 B가 V_SS를 초과하도록 유도하는 N1의 게이트(노드 B)와 N1의 드레인(출력 노드 24) 사이를 용량 결합함으로써 부여될 수 있다. 그러나 기판 다이오드에 대한 p-채널 드레인은 그 상승이 Vfd에서 클램핑될 것이다. V_DD가 V_SS에 접속됨에 따라 N2는 오프 상태를 유지한다. P2의 소오스와 기판이 출력 노드에 접속됨에 따라, P2는 출력 노드 전압이 p-채널 문턱 전압(Vtp)을 초과하면 온으로 되어, 노드 C 전압이 출력 노드 전압을 트래킹(tracking)할 것이다. N2가 오프로 되면, VSS에 대한 전류 경로는 없게 된다. 따라서, 출력 노드 전압이 하이로 됨에 따라, 노드 C는 하이로 되어 N3를 턴온시킨다. N3가 온으로 되면, N1의 게이트를 V_SS로 실제로 구동시키게 되어, 출력 노드가 하이로 되면 N1은 오프 상태를 유지하는 것을 보장하게 된다.

또 P1은 오프 상태를 유지하여야 한다. 이것을 보장하기 위해서, P1의 게이트 전압은 자신의 드레인 전압을 트래킹하고 자신의 소오스 전압은 V_SS로 유지되어야 한다. P1의 소오스는 V_SS(V_SS에 접속되는 V_DD를 통해)에 직접 접속되고, P1의 기판은 P7과 P8에 접속된다. P3과 P6은 노드 A의 전압이 출력 노드 전압을 트래킹하도록 한다. P3의 기판은 드레인에 접속되지만, 소오스/기판 pn 접합은 출력 노드가 하이로 될 때 순방향 바이어싱되어, 기판은 출력 전압(V_OUT)에서 Vfd를 뺀 전압으로 될 것이다. 기판이 V_OUT-Vfd 전압을 가지고 게이트가 V_SS전압으로 유지되면, P3는 V_OUT이 하이로 됨에 따라 턴온되어 P6의 소오스와 기판을 하이 상태로 구동시키게 된다. P6의 게이트는 V_SS에 접속되어 턴온됨으로써, 노드 A에서의 전압은 V_OUT가 증가함에 따라 증가하게 된다. P1의 게이트가 출력 전압을 트래킹하면, P1은 출력 노드(24)가 하이로 될 때 오프 상태를 유지한다. 출력 노드(24)가 하이로 됨에 따라, P1의 드레인/기판 pn 접합은 순방향 바이어싱되어, 구동 노드 E를 하이 상태로 유지하지만, 기판/소오스 pn 접합은 역 바이어싱 상태를 유지하게 되어 P1이 V_SS로의 방전 경로를 형성하지 않도록 한다.

노드 A의 전압이 증가함에 따라, V_SS에 대한 전류 경로가 형성되지 않아야 한다. 그러나 N4의 게이트 전압은 Vfd로 되어, 장치에 대해서는 약한 전압이 되기 때문에, N5의 게이트 전압은 V_SS가 되어 오프 상태를 유지함으로써 이 전류 경로가 노드 A에 대해 V_SS로의 방전 경로가 되는 것을 방지한다. P5의 게이트 전압은 V_SS또는 Vfd가 되고, 노드 A가 하이로 되면, P5의 드레인/소오스 pn 접합은 순방향 바이어싱되어 드레인과 소오스 사이에 도통 경로를 형성하게 될 것이다. P5는 온 상태이기 때문에, 노드 D의 전압은 노드 A의 전압에 따라 증가하게 되어, P4의 드레인과 기판의 전압이 증가하게 된다. 그러나, P4의 게이트는 노드 A 전압을 트래킹한다는 것을 의미하는 출력 노드 전압을 트래킹하여, P4를 오프 상태로 유지한다. P4의 기판/소오스 pn 접합은 역 바이어싱 상태를 유지함으로써, 이 경로가 노드 A에 대해 V_SS로의 방전 경로가 되는 것을 방지한다.

P7의 게이트는 노드 C에 접속되어 출력 노드를 트래킹한다. 노드 E가 하이로 됨에 따라, P7은 오프 상태를 유지하며, P7의 기판/소오스 pn 접합은 역 바이어싱되어 이 경로가 V_SS에 대한 방전 경로가 되는 것을 방지한다. P8의 게이트 전압은 V_SS이고, P8의 소오스 및 기판 전압은 V_DD-Vfd이기 때문에, P8은 출력 노드가 하이로 됨에 따라 턴온된다. 이것은 출력 노드에 대한 P1의 기판 전압을 감소시켜, 노드(24)에서의 전압이 Vfd 또는 Vtp 보다 같거나 크게 되는 경우 노드 E에서의 전압이 출력 노드(24)에서의 전압과 동일하게 하는 결과를 가져온다.

P8은 적절한 콜드 스페어 동작에 대해 반드시 필요한 것은 아닐 수 있다. 이것은 P1의 기판이 플로팅(floating) 상태로 유지되는가 아닌가에 따라 달라진다. 일부 기술에 있어서, 그리고 외부 조건에 따라, 기판은 소오스/기판/드레인 pnp 구조로 형성된 측면 양극형 접합 트랜지스터(BJT)가 턴온되는 것을 방지하기 위해 소오스 또는 드레인에 전기적으로 접속되어야 한다. P8은 베이스 전압을 에미터 전압으로 효율적으로 감소시키고, 베이스/에미터(즉, 기판/드레인) pn 접합에는 순방향 바이어싱이 허용되지 않기 때문에 베이스 전류의 가능성을 제거한다.

본 발명은 V_DD에서 BJT 포화 VCE를 빼고 순방향 바이어스 다이오드 전압 강하를 더한 전압 대신에 V_DD를 출력 구동기에 제공한다. V_DD에서의 전압 레벨(VOH)는 CMOS 레벨 출력 전압 요구(IOH=-20μA에서 VOH=V_DD-0.1V, IOL=20μA에서 VOL= VSS+0.1V)를 만족하는 이점을 제공한다. 또 VOH=V_DD에 의해 신호 수신 회로에서 p-채널 트랜지스터의 완전한 턴오프를 허용한다. p-채널 트랜지스터를 턴오프시킴으로써, 크로우바(crowbar) 전류, 즉 V_DD로부터 트랜지스터를 통해 V_SS로 흐르는 전류가 제거될 수 있어서, 전력을 감소시킬 수 있다. 이것은 본 발명에 의해 p-채널 및 n-채널 트랜지스터만을 이용하여 달성된다. 양극형 접합 트랜지스터(BJT) 또는 다이오드 장치는 필요하지 않기 때문에, 순수한 CMOS 기술로 달성될 수 있다. 즉, BiCMOS 타입의 기술은 본 발명을 구현하기 위해 필요하지 않다.

상기 기술에 기초하여, 도 3의 개략 도면이 콜드 저장 상태(V_DD가 V_SS에 접속)일 때, 콜드 스페어 부분의 V_DD/V_SS핀과 어떤 전압에 대해 외부적으로 구동된 신호 또는 버스 출력 노드 사이의는 전류 경로가 형성되지 않는다.

구동 회로(10)에 대해 도 2에 도시된 P3 및 P6의 다른 실시예는 도 5에 도시되어 있다. 도 3 및 도 5의 차이점은 P3 및 P6에 대한 기판 접속이다. 도 5에 있어서, P3의 기판은 P3의 드레인이 아닌 소오스에 접속되고, P6의 기판은 소오스가 아닌 드레인에 접속된다. 도 3에 대한 동작 설명은 도 5에 대해서도 유효하다.

본 발명은 상기 기술이 아닌 첨부된 청구 범위에 의해 제한될 것이다.

Claims (2)

1. CMOS 구동 회로에 있어서,

   상기 구동 회로가 활성인 경우에 양 전압에 접속되고 상기 구동 회로가 비활성인 경우에 접지에 접속되는 전원 접속부와;

   구동 회로 입력과;

   상기 구동 회로의 입력에 접속되는 입력과 출력을 갖는 제1 인버터와;

   상기 구동 회로의 입력에 접속되는 입력과 출력을 갖는 제2 인버터와;

   상기 제1 인버터의 출력에 결합된 게이트, 소오스, 드레인 및 기판을 갖는 제1 p-채널 트랜지스터와;

   상기 제2 인버터의 출력에 결합된 게이트, 소오스, 드레인 및 상기 소오스에 접속된 기판을 갖는 제1 n-채널 트랜지스터를 구비하며,

   상기 제1 p-채널 트랜지스터와 제1 n-채널 트랜지스터는 상기 전원 접속부와 접지 사이에 직렬로 접속되어 있고,

   상기 제1 p-채널 트랜지스터와 제1 n-채널 트랜지스터의 직렬 접속부에 접속되며, 상기 구동 회로가 활성 상태이고 비활성 상태일 때 외부 회로에 접속되는 구동 회로 출력과;

   상기 구동 회로가 비활성 상태일 경우 상기 제1 n-채널 트랜지스터를 오프 상태로 유지하는 수단과;

   상기 구동 회로가 비활성 상태일 때 상기 제1 p-채널 트랜지스터의 게이트로 하여금 상기 외부 회로의 전압을 트래킹하도록 함으로써, 상기 제1 p-채널 트랜지스터를 오프 상태로 유지하는 수단을 구비하는 것을 특징으로 하는 CMOS 구동 회로.
2. 구동 회로가 활성 상태일 경우에 양 전압에 접속되고 상기 구동 회로가 비활성 상태일 경우에 접지에 접속되는 전원 접속부를 갖는 CMOS 구동 회로를 동작하는 방법에 있어서,

   구동 회로 입력을 제공하는 단계와;

   상기 구동 회로의 입력에 접속되는 입력과 출력을 갖는 제1 인버터를 제공하는 단계와;

   상기 구동 회로의 입력에 접속되는 입력과 출력을 갖는 제2 인버터를 제공하는 단계와;

   상기 제1 인버터의 출력에 결합된 게이트, 소오스, 드레인 및 기판을 갖는 제1 p-채널 트랜지스터를 제공하는 단계와;

   상기 제2 인버터의 출력에 결합된 게이트, 소오스, 드레인 및 상기 소오스에 접속된 기판을 갖는 제1 n-채널 트랜지스터를 제공하는 단계를 포함하며,

   상기 제1 p-채널 트랜지스터와 제1 n-채널 트랜지스터는 상기 전원 접속부와 접지 사이에 직렬로 접속되어 있고,

   상기 제1 p-채널 트랜지스터와 제1 n-채널 트랜지스터의 직렬 접속부에 접속되며, 상기 구동 회로가 활성 상태이고 비활성 상태일 때 외부 회로에 접속되는 구동 회로 출력을 제공하는 단계와;

   상기 구동 회로가 비활성 상태일 경우 상기 제1 n-채널 트랜지스터를 오프 상태로 유지하는 단계와;

   상기 구동 회로가 비활성 상태일 때 상기 제1 p-채널 트랜지스터의 게이트로 하여금 상기 외부 회로의 전압을 트래킹하도록 함으로써, 상기 제1 p-채널 트랜지스터를 오프 상태로 유지하는 단계를 포함하는 것을 특징으로 하는 CMOS 구동 회로 동작 방법.