KR20000003886A - Method for manufacturing a thin film actuated mirror array - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 58
- 239000010409 thin film Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 229910052751 metal Inorganic materials 0.000 claims abstract description 65
- 239000002184 metal Substances 0.000 claims abstract description 65
- 239000011159 matrix material Substances 0.000 claims abstract description 33
- 230000003287 optical effect Effects 0.000 claims abstract description 33
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 17
- 238000000059 patterning Methods 0.000 claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 16
- 239000000126 substance Substances 0.000 claims description 8
- 238000005498 polishing Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 354
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 19
- 238000005229 chemical vapour deposition Methods 0.000 description 17
- 238000002161 passivation Methods 0.000 description 16
- 239000011241 protective layer Substances 0.000 description 16
- 230000005684 electric field Effects 0.000 description 12
- 239000010936 titanium Substances 0.000 description 12
- 238000004544 sputter deposition Methods 0.000 description 11
- 229910052719 titanium Inorganic materials 0.000 description 11
- 239000000463 material Substances 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 9
- 229910052697 platinum Inorganic materials 0.000 description 9
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 7
- LEYNFUIKYCSXFM-UHFFFAOYSA-N platinum tantalum Chemical compound [Ta][Pt][Ta] LEYNFUIKYCSXFM-UHFFFAOYSA-N 0.000 description 6
- DLYUQMMRRRQYAE-UHFFFAOYSA-N tetraphosphorus decaoxide Chemical compound O1P(O2)(=O)OP3(=O)OP1(=O)OP2(=O)O3 DLYUQMMRRRQYAE-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- 241000953555 Theama Species 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000003980 solgel method Methods 0.000 description 3
- 241001290864 Schoenoplectus Species 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910021486 amorphous silicon dioxide Inorganic materials 0.000 description 2
- 235000013405 beer Nutrition 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000012071 phase Substances 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- IGELFKKMDLGCJO-UHFFFAOYSA-N xenon difluoride Chemical compound F[Xe]F IGELFKKMDLGCJO-UHFFFAOYSA-N 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- MZJUGRUTVANEDW-UHFFFAOYSA-N bromine fluoride Chemical compound BrF MZJUGRUTVANEDW-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- BSJZCDKNFVVVBW-UHFFFAOYSA-N hydrobromide hydrofluoride Chemical compound F.Br BSJZCDKNFVVVBW-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- 238000007363 ring formation reaction Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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- General Physics & Mathematics (AREA)
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Abstract
Description
본 발명은 AMA(Actuated Mirror Array)를 이용한 박막형 광로 조절 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 제2 희생층을 용이하게 형성하고 그 평탄도를 향상시킴으로써, 제2 희생층의 상부에 형성되는 거울의 수평도를 향상시킬 수 있는 박막형 광로 조절 장치의 제조 방법에 관한 것이다.The present invention relates to a thin film type optical path control apparatus using AMA (Actuated Mirror Array) and a method of manufacturing the same. More particularly, the second sacrificial layer is easily formed and the flatness of the second sacrificial layer is improved. The present invention relates to a method for manufacturing a thin film type optical path control device capable of improving the horizontality of a formed mirror.
광학 에너지(optical energy)를 스크린 상에 투영하기 위한 광로 조절 장치 또는 공간적 광 변조기(spatial light modulator)는 광통신, 화상 처리 그리고 정보 디스플레이 장치와 같은 다양한 분야에 응용될 수 있다. 통상적으로 이러한 광 변조기를 이용한 화상 처리 장치들은 광학 에너지를 스크린 상에 표시하는 방법에 따라 직시형 화상 표시 장치(direct-view image display device)와 투사형 화상 표시 장치(projection-type image display device)로 구분된다.Optical path control devices or spatial light modulators for projecting optical energy onto a screen may be applied to various fields such as optical communication, image processing, and information display devices. Typically, image processing apparatuses using such an optical modulator are classified into a direct-view image display device and a projection-type image display device according to a method of displaying optical energy on a screen. do.
직시형 화상 표시 장치의 예로서는 CRT(Cathode Ray Tube)를 들 수 있는데, 이러한 CRT 장치는 소위 브라운관으로 불리는 것으로서 화질은 우수하나 화면의 대형화에 따라 그 중량과 용적이 증가하여 제조 비용이 상승하게 되는 문제가 있다. 투사형 화상 표시 장치로는 액정 표시 장치(Liquid Crystal Display; LCD), DMD(Deformable Mirror Device) 및 AMA를 들 수 있다. 이러한 투사형 화상 표시 장치는 다시 그들의 광학적 특성에 따라 2개의 그룹으로 나뉠 수 있다. 즉, LCD와 같은 장치는 전송 광 변조기(transmissive spatial light modulators)로 분류될 수 있는데 반하여, DMD 및 AMA는 반사 광 변조기(reflective spatial light modulators)로 분류될 수 있다.An example of a direct-view image display device is a CRT (Cathode Ray Tube). The CRT device is called a CRT, which has excellent image quality but increases in weight and volume as the screen is enlarged, leading to an increase in manufacturing cost. There is. Projection-type image display devices include a liquid crystal display (LCD), a deformable mirror device (DMD), and an AMA. Such projection image display devices can be further divided into two groups according to their optical characteristics. That is, devices such as LCDs can be classified as transmissive spatial light modulators, while DMD and AMA can be classified as reflective spatial light modulators.
LCD와 같은 전송 광 변조기는 광학적 구조가 매우 간단하므로, 얇게 형성하여 중량을 가볍게 할 수 있으며 용적을 줄이는 것이 가능하다. 그러나, 빛의 극성으로 인하여 광효율이 낮으며, 액정 재료에 고유하게 존재하는 문제, 예를 들면 응답 속도가 느리고 그 내부가 과열되기 쉬운 단점이 있다. 또한, 현존하는 전송 광 변조기의 최대 광효율은 1 내지 2 % 범위로 한정되며, 수용 가능한 디스플레이 품질을 제공하기 위해서 암실 조건을 필요로 한다. 따라서, 상술한 문제점들을 해결하기 위하여 DMD 및 AMA와 같은 광 변조기가 개발되었다.Transmission optical modulators, such as LCDs, have a very simple optical structure, which makes them thinner, lighter in weight, and smaller in volume. However, due to the polarity of the light, the light efficiency is low, there is a problem inherent in the liquid crystal material, for example, there is a disadvantage that the response speed is slow and the inside is easy to overheat. In addition, the maximum light efficiency of existing transmission light modulators is limited to a range of 1-2%, requiring dark room conditions to provide acceptable display quality. Therefore, optical modulators such as DMD and AMA have been developed to solve the above problems.
DMD는 5% 정도의 비교적 양호한 광효율을 나타내지만, DMD에 채용된 힌지 구조물에 의해서 심각한 피로 문제가 발생할 뿐만 아니라, 매우 복잡하고 값비싼 구동 회로가 요구된다는 단점이 있다. AMA는 그 내부에 설치된 각각의 거울들이 광원으로부터 입사되는 빛을 소정의 각도로 반사하고, 상기 반사된 빛이 슬릿(slit)이나 핀홀(pinhole)과 같은 개구(aperture)를 통과하여 스크린에 투영되어 화상을 맺도록 광속을 조절할 수 있는 장치이다. 따라서, 그 구조와 동작 원리가 간단하며, LCD나 DMD에 비해 높은 광효율(10% 이상의 광효율)을 얻을 수 있다. 또한, 스크린에 투영되는 화상의 콘트라스트(contrast)가 향상되어 보다 밝고 선명한 화상을 얻을 수 있다.Although DMD shows a relatively good light efficiency of about 5%, the hinge structure employed in the DMD not only causes serious fatigue problems, but also requires a very complicated and expensive driving circuit. In the AMA, each of the mirrors installed therein reflects light incident from the light source at a predetermined angle, and the reflected light is projected on the screen through an aperture such as a slit or a pinhole. It is a device that can adjust the speed of light to form an image. Therefore, its structure and operation principle are simple, and high light efficiency (more than 10% light efficiency) can be obtained compared to LCD or DMD. In addition, the contrast of the image projected on the screen is improved to obtain a brighter and clearer image.
AMA의 각 액츄에이터는 인가되는 전기적인 화상 신호 및 바이어스 신호에 의하여 발생되는 전기장에 따라 변형을 일으킨다. 상기 액츄에이터가 변형을 일으킬 때 그 상부에 장착된 각각의 거울들이 경사지게 된다. 따라서, 상기 경사진 거울들은 광원으로부터 입사된 빛을 소정의 각도로 반사시켜 스크린 상에 화상을 맺을 수 있도록 한다. 상기 각각의 거울들을 구동하는 액츄에이터로서 PZT(Pb(Zr, Ti)O3) 또는 PLZT((Pb, La)(Zr, Ti)O3) 등의 압전 물질이 이용된다. 또한, PMN(Pb(Mg, Nb)O3) 등의 전왜 물질로서 상기 액츄에이터를 구성할 수도 있다.Each actuator of the AMA generates a deformation in accordance with the electric field generated by the applied electric picture signal and the bias signal. As the actuator deforms, each of the mirrors mounted thereon is tilted. Accordingly, the inclined mirrors reflect light incident from the light source at a predetermined angle to form an image on the screen. Piezoelectric materials such as PZT (Pb (Zr, Ti) O 3 ) or PLZT ((Pb, La) (Zr, Ti) O 3 ) are used as actuators for driving the respective mirrors. The actuator may also be configured as a warping material such as PMN (Pb (Mg, Nb) O 3 ).
이러한 AMA 장치는 크게 벌크형(bulk type)과 박막형(thin film type)으로 구분된다. 상기 벌크형 광로 조절 장치는 Gregory Um 등에게 허여된 미합중국 특허 제5,085,497호에 개시되어 있다. 벌크형 광로 조절 장치는 다층 세라믹을 얇게 절단하여 내부에 금속 전극이 형성된 세라믹 웨이퍼를 트랜지스터가 내장된 액티브 매트릭스(active matrix)에 장착한 후, 쏘잉(sawing) 방법을 사용하여 가공하고 그 상부에 거울을 설치함으로써 이루어진다. 그러나, 벌크형 광로 조절 장치는 설계 및 제조에 있어서 매우 높은 정밀도가 요구되며, 변형층의 응답이 느리다는 단점이 있다.These AMA devices are largely divided into bulk type and thin film type. The bulk optical path control device is disclosed in US Pat. No. 5,085,497 to Gregory Um et al. The bulk optical path control device cuts a thin layer of multilayer ceramic, mounts a ceramic wafer having a metal electrode therein in an active matrix including a transistor, and then processes it using a sawing method and mirrors the upper portion thereof. By installing. However, the bulk optical path control device requires very high precision in design and manufacturing, and has a disadvantage in that the response of the strained layer is slow.
이에 따라, 반도체 제조 공정을 이용하여 제조할 수 있는 박막형 광로 조절 장치가 개발되었다. 상기 박막형 광로 조절 장치는 본 출원인이 199년 월 일 대한민국 특허청에 특허 출원한 특허출원 제98-?????호(발명의 명칭 : 박막형 광로 조절 장치 및 그 제조 방법)에 개시되어 있다.Accordingly, a thin film type optical path control apparatus that can be manufactured using a semiconductor manufacturing process has been developed. The thin film type optical path control device is disclosed in Korean Patent Application No. 98-????? (name of the invention: thin film type optical path control device and a method of manufacturing the same) filed by the present applicant with the Korean Patent Office on January 1, 199.
도 1은 상기 박막형 광로 조절 장치의 단면도를 도시한 것이다. 도 1을 참조하면, 상기 박막형 광로 조절 장치는 액티브 매트릭스(1), 액티브 매트릭스(1)의 상부에 형성된 지지 요소(50), 지지 요소(50)의 상부에 나란하게 형성된 제1 액츄에이팅부(70) 및 제2 액츄에이팅부(71), 그리고 제1 액츄에이팅부(70) 및 제2 액츄에이팅부(71)의 상부에 형성된 거울(60)을 포함한다.1 is a cross-sectional view of the thin film type optical path control device. Referring to FIG. 1, the thin film type optical path adjusting device includes an active matrix 1, a support element 50 formed on the active matrix 1, and a first actuator formed side by side on the support element 50. 70) and a second actuator 71, and a mirror 60 formed on the first actuator 70 and the second actuator 71.
M×N(M, N은 자연수) 개의 P-MOS 트랜지스터(5)가 내장된 액티브 매트릭스(1)는, 상기 P-MOS 트랜지스터(5)의 드레인(3) 및 소오스(4)로부터 연장되어 액티브 매트릭스(1)의 상부에 적층된 제1 금속층(10), 제1 금속층(10)의 상부에 적층된 제1 보호층(15), 제1 보호층(15)의 상부에 적층된 제2 금속층(20), 제2 금속층(20)의 상부에 적층된 제2 보호층(25), 그리고 제2 보호층(25)의 상부에 적층된 식각 방지층(30)을 포함한다.The active matrix 1 in which M x N (M and N are natural numbers) containing P-MOS transistors 5 extends from the drain 3 and the source 4 of the P-MOS transistor 5 to be active. The first metal layer 10 stacked on the matrix 1, the first protective layer 15 stacked on the first metal layer 10, and the second metal layer stacked on the first protective layer 15. 20, a second protective layer 25 stacked on the second metal layer 20, and an etch stop layer 30 stacked on the second protective layer 25.
상기 지지 요소(50)는, 지지 라인(48), 지지층(40), 제1 앵커(45) 및 제2 앵커들(46a, 46b)을 포함한다. 지지 라인(48) 및 지지층(40)은 제1 에어 갭(37)을 개재하여 액티브 매트릭스(1)의 상부에 수평하게 형성된다. 지지층(40)은 사각형의 고리 형상을 갖고 지지 라인(48)과 동일 평면상에서 직교하는 방향을 따라 지지 라인(48)의 일측에 지지 라인(48)과 일체로 형성된다. 지지층(40)중 지지 라인(48)과 직교하는 방향으로 수평하게 연장된 2 개의 암들 사이의 하부에는 제1 앵커(45)가 2 개의 암들과 일체로 형성되어 식각 방지층(30)에 부착되며 2 개의 암들의 외측 하부에는 2 개의 제2 앵커들(46a, 46b)이 각기 2 개의 암들과 일체로 형성되어 식각 방지층(30)에 부착된다.The support element 50 comprises a support line 48, a support layer 40, a first anchor 45 and second anchors 46a, 46b. The support line 48 and the support layer 40 are formed horizontally on top of the active matrix 1 via the first air gap 37. The support layer 40 has a rectangular ring shape and is integrally formed with the support line 48 on one side of the support line 48 along a direction orthogonal to the support line 48 in the same plane. A first anchor 45 is integrally formed with the two arms and attached to the etch stop layer 30 at a lower portion between the two arms horizontally extending in a direction orthogonal to the support line 48 of the support layer 40. Two second anchors 46a and 46b are formed integrally with the two arms, respectively, and are attached to the etch stop layer 30 at the outer lower portion of the four arms.
제1 앵커(45)는 식각 방지층(30) 중 아래에 제1 금속층(10)의 드레인 패드가 형성된 부분 상에 형성된다. 제1 앵커(45)의 중앙부에는 식각 방지층(30), 제2 보호층(25), 제2 금속층(20)의 개구부(21) 및 제1 보호층(15)을 통하여 제1 금속층(10)의 드레인 패드까지 비어 홀(95)이 형성되며, 비어 홀(95)의 내부에는 비어 컨택(96)이 형성된다.The first anchor 45 is formed on a portion in which the drain pad of the first metal layer 10 is formed below the etch stop layer 30. The first metal layer 10 is formed at the central portion of the first anchor 45 through the etch stop layer 30, the second passivation layer 25, the opening 21 of the second metal layer 20, and the first passivation layer 15. The via hole 95 is formed to the drain pad of the via hole, and the via contact 96 is formed inside the via hole 95.
제1 액츄에이팅부(70) 및 제2 액츄에이팅부(71)는 각기 지지층(40)의 2 개의 암들의 상부에 사각형의 형상으로 나란하게 형성된다. 제1 액츄에이팅부(70)는 제1 하부 전극(55), 제1 변형층(60) 및 제1 상부 전극(65)을 포함하며, 제2 액츄에이팅부(71)는 제2 하부 전극(56), 제2 변형층(61) 및 제2 상부 전극(66)을 포함한다.The first actuating part 70 and the second actuating part 71 are each formed side by side in the shape of a rectangle on top of the two arms of the support layer 40. The first actuating part 70 includes a first lower electrode 55, a first deformable layer 60, and a first upper electrode 65, and the second actuating part 71 includes a second lower electrode ( 56, a second strained layer 61, and a second upper electrode 66.
상기 사각형의 고리 형상을 갖는 지지층(40) 중 제1 액츄에이팅부(70) 및 제2 액츄에이팅부(71)가 형성되지 않은 부분, 즉 지지 라인(48)에 대하여 평행하게 형성된 부분에는 거울(90)을 지지하는 포스트(85)가 형성된다. 거울(90)은 포스트(85)에 의하여 중앙부가 지지되며 양측부가 제2 에어 갭(38)을 개재하여 제1 액츄에이팅부(70) 및 제2 액츄에이팅부(71)의 상부에 수평하게 형성된다.A portion of the support layer 40 having the annular shape of the quadrangle is not formed in the first actuating part 70 and the second actuating part 71, that is, a part formed in parallel with the support line 48. A post 85 supporting 90 is formed. The mirror 90 is centrally supported by the post 85 and both sides thereof are formed horizontally on the upper portion of the first actuating part 70 and the second actuating part 71 via the second air gap 38. do.
이하 상술한 박막형 광로 조절 장치의 제조 방법을 도면을 참조하여 설명한다.Hereinafter, a method of manufacturing the above-described thin film type optical path control apparatus will be described with reference to the drawings.
도 2a 내지 도 2d는 도 1에 도시한 장치의 제조 공정도이다. 도 2a를 참조하면, P-MOS 트랜지스터(5)가 형성된 결과물의 상부에 산화물로 이루어진 절연막(2)을 형성한 후, 사진 식각 방법을 사용하여 소오스(4) 및 드레인(3)의 일측 상부를 노출시키는 개구부들을 형성한다. 개구부들이 형성된 결과물의 상부에 티타늄, 질화티타늄, 텅스텐 및 질화물 등으로 이루어진 제1 금속층(10)을 증착한 후 제1 금속층(10)을 사진 식각 방법으로 패터닝한다. 제1 금속층(10) 및 액티브 매트릭스(1)의 상부에 제1 보호층(15)을 적층한다. 제1 보호층(15)은 인 실리케이트 유리(PSG)를 화학 기상 증착(CVD) 방법을 이용하여 약 8000Å 정도의 두께를 가지도록 형성한다. 제1 보호층(15)은 후속하는 공정 동안 P-MOS 트랜지스터(5)가 내장된 액티브 매트릭스(1)가 손상을 입게 되는 것을 방지한다.2A to 2D are manufacturing process diagrams of the apparatus shown in FIG. 1. Referring to FIG. 2A, after the insulating film 2 made of oxide is formed on the resultant P-MOS transistor 5 is formed, the upper part of one side of the source 4 and the drain 3 is formed by using a photolithography method. Form openings that expose. After depositing the first metal layer 10 made of titanium, titanium nitride, tungsten, nitride, or the like on the resultant, the first metal layer 10 is patterned by photolithography. The first passivation layer 15 is stacked on the first metal layer 10 and the active matrix 1. The first protective layer 15 is formed to have a thickness of about 8000 GPa by using the silicate glass (PSG) method by chemical vapor deposition (CVD). The first protective layer 15 prevents damage to the active matrix 1 in which the P-MOS transistor 5 is embedded during the subsequent process.
제1 보호층(25)의 상부에는 제2 금속층(20)이 적층된다. 제2 금속층(20)은 티타늄을 스퍼터링 방법을 사용하여 약 300Å 정도의 두께로 티타늄층을 형성한 후, 티타늄층의 상부에 질화티타늄을 물리 기상 증착 방법(PVD)을 사용하여 약 1200Å 정도의 두께를 갖는 질화티타늄층을 형성한다.The second metal layer 20 is stacked on the first protective layer 25. The second metal layer 20 forms a titanium layer having a thickness of about 300 kW using a sputtering method of titanium, and then a thickness of about 1200 kW using a physical vapor deposition method (PVD) of titanium nitride on the titanium layer. To form a titanium nitride layer having a.
제2 금속층(20)의 상부에는 제2 보호층(25)이 적층된다. 제2 보호층(25)은 인 실리케이트 유리를 화학 기상 증착 방법을 사용하여 약 2000Å 정도의 두께를 가지도록 형성한다. 제2 보호층(25)의 상부에는 식각 방지층(30)이 적층된다. 식각 방지층(30)은 질화물을 저압 화학 기상 증착(LPCVD) 방법으로 증착하여 약 1000∼2000Å 정도의 두께를 갖도록 형성한다.The second passivation layer 25 is stacked on the second metal layer 20. The second protective layer 25 is formed to have a thickness of about 2000 kPa by using the chemical vapor deposition method. An etch stop layer 30 is stacked on the second passivation layer 25. The etch stop layer 30 is formed by depositing nitride by low pressure chemical vapor deposition (LPCVD).
식각 방지층(30)의 상부에는 제1 희생층(35)이 적층된다. 제1 희생층(35)은 다결정 규소를 약 500℃ 이하의 온도에서 저압 화학 기상 증착 방법을 사용하여 약 2.0∼3.0㎛ 정도의 두께를 갖도록 형성한다. 이어서, 제1 희생층(35)의 표면을 화학 기계적 연마 방법을 이용하여 연마함으로써 그 표면을 평탄화시킨다.The first sacrificial layer 35 is stacked on the etch stop layer 30. The first sacrificial layer 35 is formed to have a thickness of about 2.0 to 3.0 μm by using a low pressure chemical vapor deposition method at a temperature of about 500 ° C. or less. Next, the surface of the first sacrificial layer 35 is polished using a chemical mechanical polishing method to planarize the surface.
도 2b를 참조하면, 상기 노출된 식각 방지층(30)의 상부 및 제1 희생층(35)의 상부에 제1 층(39)을 적층한다. 제1 층(39)은 질화물과 같은 경질의 물질을 저압 화학 기상 증착 방법을 이용하여 약 0.1∼1.0㎛ 정도의 두께를 가지도록 형성한다. 제1 층(39)은 후에 지지 요소(50)로 패터닝된다. 하부 전극층(54)은 제1 층(39)의 상부에 적층된다. 하부 전극층(54)은 백금, 탄탈륨 또는 백금-탄탈륨 등의 금속을 스퍼터링 방법 또는 화학 기상 증착 방법을 이용하여 약 0.1∼1.0㎛ 정도의 두께를 가지도록 형성한다.Referring to FIG. 2B, a first layer 39 is stacked on the exposed etch stop layer 30 and on the first sacrificial layer 35. The first layer 39 is formed to have a thickness of about 0.1 to 1.0 μm using a low pressure chemical vapor deposition method to form a hard material such as nitride. The first layer 39 is later patterned with a support element 50. The lower electrode layer 54 is stacked on top of the first layer 39. The lower electrode layer 54 is formed to have a thickness of about 0.1 to 1.0 µm using a metal such as platinum, tantalum or platinum-tantalum by sputtering or chemical vapor deposition.
하부 전극층(54)의 상부에는 PZT 또는 PLZT 등의 압전 물질을 졸-겔(sol-gel)법, 스퍼터링 방법 또는 화학 기상 증착(CVD) 방법을 이용하여 제2 층(59)을 약 0.4㎛ 정도의 두께를 가지도록 형성한다. 이어서, 급속 열처리(RTA) 방법을 이용하여 상기 제2 층(59)을 구성하는 압전 물질을 상변이시킨다. 제2 층(59)은 후에 제1 상부 전극(65)과 제1 하부 전극(55) 사이에 발생하는 제1 전기장에 의하여 변형을 일으키는 제1 변형층(60) 및 제2 상부 전극(66)과 제2 하부 전극(56) 사이에 발생하는 제2 전기장에 의하여 변형을 일으키는 제2 변형층(61)으로 패터닝된다.On the upper portion of the lower electrode layer 54, a piezoelectric material, such as PZT or PLZT, is formed by using a sol-gel method, a sputtering method, or a chemical vapor deposition (CVD) method. It is formed to have a thickness of. Subsequently, the piezoelectric material constituting the second layer 59 is phase shifted by using a rapid heat treatment (RTA) method. The second layer 59 is the first strained layer 60 and the second upper electrode 66 which are later deformed by a first electric field generated between the first upper electrode 65 and the first lower electrode 55. And a second strained layer 61 causing deformation by a second electric field generated between the second lower electrode 56 and the second lower electrode 56.
상부 전극층(64)은 제2 층(59)의 상부에 적층된다. 상부 전극층(64)은 백금, 탄탈륨, 은 또는 백금-탄탈륨 등의 전기 전도성을 갖는 금속을 스퍼터링 방법 또는 화학 기상 증착 방법을 이용하여 약 0.1∼1.0㎛ 정도의 두께를 가지도록 형성한다. 상부 전극층(64)은 후에 제2 신호(바이어스 신호)가 각기 인가되며 소정의 거리만큼 이격되는 제1 상부 전극(65) 및 제2 상부 전극(66)으로 패터닝된다.The upper electrode layer 64 is stacked on top of the second layer 59. The upper electrode layer 64 is formed to have a thickness of about 0.1 to 1.0 µm using a metal having electrical conductivity such as platinum, tantalum, silver or platinum-tantalum using a sputtering method or a chemical vapor deposition method. The upper electrode layer 64 is later patterned with a first upper electrode 65 and a second upper electrode 66 each having a second signal (bias signal) applied and spaced apart by a predetermined distance.
도 2c를 참조하면, 상부 전극층(64)의 상부에 제2 포토레지스트(도시되지 않음)를 도포하고 패터닝한 후, 제2 포토레지스트를 마스크로 이용하여 상부 전극층(64)을 각기 사각형의 평판의 형상을 가지며 서로 소정의 거리만큼 분리되어 나란하게 형성된 제1 상부 전극(65) 및 제2 상부 전극(66)으로 패터닝한다. 제1 상부 전극(65) 및 제2 상부 전극(66)에는 각기 외부로부터 후에 형성되는 공통 전극선(67)을 통하여 제2 신호가 인가된다. 이어서, 상기 제2 포토레지스트를 제거한다.Referring to FIG. 2C, after applying and patterning a second photoresist (not shown) on top of the upper electrode layer 64, the upper electrode layer 64 is formed of a rectangular flat plate using the second photoresist as a mask. The first upper electrode 65 and the second upper electrode 66 having a shape and separated from each other by a predetermined distance are patterned. The second signal is applied to the first upper electrode 65 and the second upper electrode 66 through a common electrode line 67 formed later from the outside, respectively. Subsequently, the second photoresist is removed.
계속하여, 상부 전극층(64)을 제1 상부 전극(65) 및 제2 상부 전극(66)으로 패터닝하는 방법과 동일한 방법으로 제2 층(59)을 패터닝하여 각기 직사각형의 평판의 형상을 가지며, 서로 소정의 거리만큼 분리되어 나란하게 형성된 제1 변형층(60) 및 제2 변형층(61)을 형성한다. 이어서, 상부 전극층(64)을 패터닝하는 방법과 동일한 방법으로 하부 전극층(54)을 패터닝하여 각기 직사각형의 평판의 형상을 가지며 서로 소정의 거리만큼 이격되는 제1 하부 전극(55) 및 제2 하부 전극(56)을 형성한다. 또한, 하부 전극층(54)을 패터닝할 때, 상기 제1 층(39)의 일측 상부에 제1 하부 전극(55) 및 제2 하부 전극(56)과는 직교하는 방향으로 형성되는 공통 전극선(67)이 제1 하부 전극(55) 및 제2 하부 전극(56)과 동시에 형성된다. 제1 하부 전극(55) 및 제2 하부 전극(56)은 각기 제1 변형층(60) 및 제2 변형층(61)보다 약간 넓은 면적을 가지며, 공통 전극선(67)은 후에 형성되는 지지 라인(48)의 일부에 제1 하부 전극(55) 및 제2 하부 전극(56)과 소정의 거리만큼 이격되어 형성된다. 제1 층(39)을 패터닝하여 지지층(40), 지지 라인(48), 제1 앵커(45) 그리고 제2 앵커들(46a, 46b)을 포함하는 지지 요소(50)를 형성한다. 이 때, 제1 층(39) 중 상기 3개의 사각형의 형상으로 노출된 식각 방지층(30)에 접촉되는 부분 중 양측부는 제2 앵커들(46a, 46b)이 각기 사각 상자의 형상을 가지며, 제1 앵커(45)의 아래에는 제2 금속층(20)의 개구부(21)가 형성되어 있다.Subsequently, the second layer 59 is patterned in the same manner as the method of patterning the upper electrode layer 64 into the first upper electrode 65 and the second upper electrode 66 to have a rectangular flat plate shape. The first strained layer 60 and the second strained layer 61 are formed to be separated from each other by a predetermined distance and formed side by side. Subsequently, the lower electrode layer 54 is patterned in the same manner as the patterning of the upper electrode layer 64 to form a rectangular flat plate, and the first lower electrode 55 and the second lower electrode spaced apart from each other by a predetermined distance. Form 56. In addition, when the lower electrode layer 54 is patterned, the common electrode line 67 formed in a direction orthogonal to the first lower electrode 55 and the second lower electrode 56 on one side of the first layer 39. ) Is formed simultaneously with the first lower electrode 55 and the second lower electrode 56. Each of the first lower electrode 55 and the second lower electrode 56 has a slightly larger area than the first strained layer 60 and the second strained layer 61, and the common electrode line 67 is formed later. A portion of the 48 may be spaced apart from the first lower electrode 55 and the second lower electrode 56 by a predetermined distance. The first layer 39 is patterned to form a support element 50 comprising a support layer 40, a support line 48, a first anchor 45 and second anchors 46a, 46b. At this time, both sides of the first layer 39 in contact with the etch stop layer 30 exposed in the shape of the three squares, the second anchors (46a, 46b) has a shape of a rectangular box, respectively, The opening 21 of the second metal layer 20 is formed below the first anchor 45.
지지층(40)은 직사각형의 고리 형상을 갖고 지지 라인(48)과 동일 평면상에서 직교하는 방향을 따라 지지 라인(48)의 일측에 지지 라인(48)과 일체로 형성되며, 직사각형의 고리 형상을 갖는 지지층(40) 중 지지 라인(48)과 직교하는 방향으로 수평하게 연장된 2 개의 암들 사이의 하부에는 상기 2 개의 암들과 일체로 제1 앵커(45)가 형성되어 식각 방지층(30)에 부착되며, 2 개의 암들의 외측 하부에는 2 개의 제2 앵커들(46a, 46b)이 각기 2 개의 암들과 일체로 형성되어 식각 방지층(30)에 부착된다. 함께 지지층(40)을 지지하는 제1 앵커(45) 및 제2 앵커들(46a, 46b)은 지지층(40) 중 지지 라인(48)에 인접한 부분의 하부에 형성된다. 지지층(40) 및 지지 라인(48)을 포함하는 지지 요소(50)의 상부 및 제1 액츄에이팅부(70)와 제2 액츄에이팅부(71)의 상부에 제3 포토레지스트(도시되지 않음)를 도포하고 이를 패터닝하여 지지 라인(48) 상에 형성된 공통 전극선(67)으로부터 제1 상부 전극(65) 및 제2 상부 전극(66)까지를 노출시킨다. 이 때, 제1 앵커(45)로부터 제1 하부 전극(55) 및 제2 하부 전극(56)까지의 부분도 함께 노출된다. 상기 노출된 부분에 비정질 규소 또는 저온 산화물인 이산화규소 또는 오산화인 등을 증착하고 이를 패터닝함으로써, 제1 상부 전극(65)의 일부로부터 제1 변형층(60) 및 제1 하부 전극(55)을 통하여 지지층(40)의 일부까지 제1 절연층(75)을 형성하고, 동시에 제2 상부 전극(66)의 일부로부터 제2 변형층(61) 및 제2 하부 전극(56)을 통하여 지지층(40)의 일부까지 제2 절연층(76)을 저압 화학 기상 증착 방법으로 0.2∼0.4㎛ 정도, 바람직하게는, 0.3㎛ 정도의 두께를 갖도록 형성한다.The support layer 40 has a rectangular annular shape and is integrally formed with the supporting line 48 on one side of the supporting line 48 along a direction orthogonal to the supporting line 48 in the same plane, and has a rectangular annular shape. A first anchor 45 is integrally formed with the two arms and attached to the etch stop layer 30 at a lower portion between the two arms horizontally extending in a direction orthogonal to the support line 48 of the support layer 40. In an outer lower portion of the two arms, two second anchors 46a and 46b are formed integrally with the two arms, respectively, and are attached to the etch stop layer 30. The first anchor 45 and the second anchors 46a and 46b together supporting the support layer 40 are formed in the lower portion of the support layer 40 adjacent to the support line 48. A third photoresist (not shown) on top of the support element 50 including the support layer 40 and the support line 48 and on top of the first and second actuating portions 70 and 71. Is applied and patterned to expose the first upper electrode 65 and the second upper electrode 66 from the common electrode line 67 formed on the support line 48. At this time, portions from the first anchor 45 to the first lower electrode 55 and the second lower electrode 56 are also exposed. The first strained layer 60 and the first lower electrode 55 are removed from a portion of the first upper electrode 65 by depositing and patterning amorphous silicon or silicon dioxide or phosphorus pentoxide, which is a low temperature oxide, on the exposed portion. The first insulating layer 75 is formed up to a part of the support layer 40, and at the same time, the support layer 40 is formed from the part of the second upper electrode 66 through the second strained layer 61 and the second lower electrode 56. The second insulating layer 76 is formed so as to have a thickness of about 0.2 to 0.4 m, preferably about 0.3 m, by a low pressure chemical vapor deposition method.
아래에 제2 금속층(20)의 개구부 및 제1 금속층(10)의 드레인 패드가 형성된 부분인 제1 앵커(45)의 중앙 상부로부터 제1 앵커(45), 식각 방지층(30), 제2 보호층(25) 및 제1 보호층(25)을 식각하여 상기 드레인 패드까지 비어 홀(95)을 형성한 후, 비어 홀(95)의 내부에 비어 컨택(96)을 형성하고, 비어 홀(95)로부터 제1 하부 전극(55) 및 제2 하부 전극(56)까지 각기 제1 하부 전극 연결 부재(82) 및 제2 하부 전극 연결 부재(83)를 형성한다. 이와 동시에 제1 상부 전극(65)으로부터 제1 절연층(75) 및 지지층(40)의 일부를 통하여 공통 전극선(67)까지 제1 상부 전극 연결 부재(80)와 제2 상부 전극(66)으로부터 제2 절연층(76) 및 지지층(40)의 일부를 통하여 공통 전극선(67)까지 제2 상부 전극 연결 부재(81)가 형성된다. 비어 컨택(96), 제1 하부 전극 연결 부재(82), 제2 하부 전극 연결 부재(83), 제1 상부 전극 연결 부재(80) 및 제2 상부 전극 연결 부재(81)는 각기 백금 또는 백금-탄탈륨을 스퍼터링 방법 또는 화학 기상 증착 방법을 사용하여 약 0.1∼0.2㎛ 정도의 두께를 갖도록 증착한 후, 패터닝하여 형성한다.The first anchor 45, the etch stop layer 30, and the second protection from the center upper portion of the first anchor 45, which is a portion in which the opening of the second metal layer 20 and the drain pad of the first metal layer 10 are formed below. After etching the layer 25 and the first protective layer 25 to form a via hole 95 to the drain pad, a via contact 96 is formed in the via hole 95, and the via hole 95 is formed. The first lower electrode connecting member 82 and the second lower electrode connecting member 83 are formed from the first lower electrode 55 and the second lower electrode 56, respectively. At the same time, the first upper electrode connecting member 80 and the second upper electrode 66 extend from the first upper electrode 65 to the common electrode line 67 through a part of the first insulating layer 75 and the support layer 40. The second upper electrode connecting member 81 is formed to the common electrode line 67 through a portion of the second insulating layer 76 and the support layer 40. The via contact 96, the first lower electrode connecting member 82, the second lower electrode connecting member 83, the first upper electrode connecting member 80, and the second upper electrode connecting member 81 are platinum or platinum, respectively. Tantalum is deposited by a sputtering method or a chemical vapor deposition method to have a thickness of about 0.1 to 0.2 µm, and then patterned.
도 2d를 참조하면, 제1 액츄에이팅부(70), 제2 액츄에이팅부(71) 및 지지 요소(50)의 상부에 다결정 규소를 저압 화학 기상 증착 방법을 사용하여 제1 액츄에이팅부(70) 및 제2 액츄에이팅부(71)를 완전히 덮을 수 있도록 충분한 높이를 갖는 제2 희생층(36)을 형성한다. 이어서, 상기 제2 희생층(36)의 상부가 평탄한 면을 갖도록 화학 기계적 연마 방법을 이용하여 제2 희생층(36)의 표면을 평탄화 시킨다. 계속하여, 거울(90) 및 포스트(85)를 형성하기 위하여 제2 희생층(36)을 패터닝함으로써, 사각 고리 형상을 갖는 지지층(40) 중 지지 라인(48)과 인접하지 않고 평행하게 형성된 부분의 일부를 노출시킨다. 다음에, 상기 노출된 지지층(40)의 일부 및 제2 희생층(36)의 상부에 반사성이 우수한 알루미늄과 같은 금속을 스퍼터링 방법 또는 화학 기상 증착 방법을 사용하여 적층하고 상기 증착된 금속을 패터닝하여 사각 평판의 형상을 갖는 거울(90)과 포스트(85)를 형성한다.Referring to FIG. 2D, polycrystalline silicon is deposited on the first actuator 70, the second actuator 71, and the support element 50 using a low pressure chemical vapor deposition method. ) And a second sacrificial layer 36 having a sufficient height to completely cover the second actuating portion 71. Subsequently, the surface of the second sacrificial layer 36 is planarized by using a chemical mechanical polishing method so that the top of the second sacrificial layer 36 has a flat surface. Subsequently, by patterning the second sacrificial layer 36 to form the mirror 90 and the post 85, the portion of the support layer 40 having a square annular shape, which is formed without being adjacent to the support line 48, is formed in parallel. Expose a portion of the. Next, a part of the exposed support layer 40 and the upper part of the second sacrificial layer 36 are laminated with a metal such as aluminum having excellent reflectivity using a sputtering method or a chemical vapor deposition method and patterning the deposited metal. A mirror 90 and a post 85 having a shape of a square plate are formed.
그리고, 플루오르화 크세논 또는 플루오르화 브롬을 사용하여 제1 희생층(35) 및 제2 희생층(36)을 제거하고 액츄에이터들(70, 71)이 형성된 액티브 매트릭스(1)를 세정 및 건조 처리를 수행하여 도 1 에 도시한 바와 같은 AMA 소자를 완성한다.Then, the first sacrificial layer 35 and the second sacrificial layer 36 are removed using xenon fluoride or bromide fluoride, and the active matrix 1 having the actuators 70 and 71 is cleaned and dried. This completes the AMA device as shown in FIG.
그러나 상술한 박막형 광로 조절 장치의 제조 방법에 있어서, 제2 희생층을 구성하는 다결정 규소는 제1 및 제2 상부 전극과 제1 및 제2 하부 전극을 구성하는 물질인 백금 등의 금속과는 접착성이 불량하여 제2 희생층을 균일하게 증착시키기 어려운 문제가 발생한다. 따라서, 제2 희생층의 평탄도가 저하되어 그 상부에 거울을 형성할 때 거울의 수평도가 떨어지는 문제가 있다.However, in the above-described method for manufacturing a thin film type optical path control device, the polycrystalline silicon constituting the second sacrificial layer adheres to a metal such as platinum, which is a material constituting the first and second upper electrodes and the first and second lower electrodes. A problem arises in that it is difficult to uniformly deposit the second sacrificial layer due to poor properties. Therefore, there is a problem in that the flatness of the second sacrificial layer is lowered and the level of the mirror falls when the mirror is formed thereon.
따라서, 본 발명의 목적은, 제1 액츄에이팅부 및 제2 액츄에이팅부의 상부에 비정질 규소 및 다결정 규소를 사용하여 제2 희생층을 용이하게 형성하고 그 평탄도를 향상시킴으로써, 제2 희생층의 상부에 형성되는 거울의 수평도를 향상시킬 수 있는 박막형 광로 조절 장치의 제조 방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a second sacrificial layer by easily forming a second sacrificial layer using amorphous silicon and polycrystalline silicon on the first actuating portion and the second actuating portion and improving its flatness. It is to provide a method of manufacturing a thin film type optical path control apparatus that can improve the horizontal level of the mirror formed on the upper portion of the.
도 1은 본 출원인의 종래의 발명에 따른 박막형 광로 조절 장치의 단면도이다.1 is a cross-sectional view of a thin film type optical path control device according to the present invention of the present applicant.
도 2a 내지 도 2d는 도 1에 도시한 장치의 제조 공정도이다.2A to 2D are manufacturing process diagrams of the apparatus shown in FIG. 1.
도 3은 본 발명에 따른 박막형 광로 조절 장치의 평면도이다.3 is a plan view of a thin film type optical path control apparatus according to the present invention.
도 4는 도 3에 도시한 장치의 사시도이다.4 is a perspective view of the apparatus shown in FIG. 3.
도 5는 도 3에 도시한 장치를 A1A2선으로 자른 단면도이다.FIG. 5 is a cross-sectional view of the apparatus shown in FIG. 3 taken along line A 1 A 2. FIG.
도 6a 내지 도 6e는 도 5에 도시한 장치의 제조 공정도이다.6A to 6E are manufacturing process diagrams of the apparatus shown in FIG.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
100 : 액티브 매트릭스 120 : 트랜지스터100: active matrix 120: transistor
135 : 제1 금속층 140 : 제1 보호층135: first metal layer 140: first protective layer
145 : 제2 금속층 150 : 제2 보호층145: second metal layer 150: second protective layer
155 : 식각 방지층 160 : 제1 희생층155: etch stop layer 160: first sacrificial layer
170 : 지지층 171 : 제1 앵커170: support layer 171: first anchor
172a, 172b : 제2 앵커 174 : 지지 라인172a, 172b: second anchor 174: support line
175 : 지지 요소 180, 181 : 제1 및 제2 하부 전극175: support elements 180, 181: first and second lower electrodes
190, 191 : 제1 및 제2 변형층 200, 201 : 제1 및 제2 상부 전극190, 191: First and second strained layers 200, 201: First and second upper electrodes
210, 211 : 제1 및 제2 액츄에이팅부210, 211: first and second actuating parts
220, 221 : 제1 및 제2 절연층220, 221: first and second insulating layers
230, 231 : 제1 및 제2 상부 전극 연결 부재230, 231: first and second upper electrode connection members
250 : 포스트 260 : 거울250: Post 260: Mirror
270 : 비어 홀 280 : 비어 컨택270: Beer Hall 280: Beer Contact
290, 291 : 제1 및 제2 하부 전극 연결 부재290 and 291: first and second lower electrode connection members
300 : 제2 희생층300: second sacrificial layer
상술한 본 발명의 목적을 달성하기 위하여 본 발명은, MOS 트랜지스터가 내장되고 상기 트랜지스터의 드레인으로부터 연장되는 드레인 패드를 갖는 제1 금속층을 포함하는 액티브 매트릭스를 제공하고, 액티브 매트릭스의 상부에 다결정 규소를 사용하여 제1 희생층을 형성하고 패터닝한 후, 상기 제1 희생층의 상부에 지지 요소를 형성하며, 지지층의 상부에 제1 하부 전극, 제1 변형층 및 제1 상부 전극을 포함하는 제1 액츄에이팅부와 제2 하부 전극, 제2 변형층, 제2 상부 전극을 포함하는 제2 액츄에이팅부를 형성한 후, 지지 요소, 제1 액츄에이팅부 및 상기 제2 액츄에이팅부의 상부에 비정질 규소층 및 다결정 규소층으로 이루어진 제2 희생층을 형성하고, 제2 희생층의 상부에 거울을 형성하며, 제1 희생층 및 제2 희생층을 제거하는 단계를 포함하는 박막형 광로 조절 장치의 제조 방법을 제공한다. 상기 제2 희생층은, 플라즈마 증대 화학 기상 증착 방법으로 비정질 규소층을 형성한 후, 저압 화학 기상 증착 방법으로 다결정 규소층을 형성하고 그 표면을 화학 기계적 연마 방법으로 평탄화하여 이루어진다.In order to achieve the object of the present invention described above, the present invention provides an active matrix comprising a first metal layer having a drain pad in which a MOS transistor is embedded and extending from the drain of the transistor, wherein a polycrystalline silicon is placed on top of the active matrix. After forming and patterning a first sacrificial layer, a support element is formed on top of the first sacrificial layer, the first comprising a first lower electrode, a first strained layer and a first upper electrode on top of the support layer. After forming the actuating portion and the second actuating portion including the second lower electrode, the second deformable layer, and the second upper electrode, an amorphous part is formed on top of the support element, the first actuating portion and the second actuating portion. Forming a second sacrificial layer consisting of a silicon layer and a polycrystalline silicon layer, forming a mirror on top of the second sacrificial layer, and removing the first sacrificial layer and the second sacrificial layer It provides a method for producing the optical path control type device. The second sacrificial layer is formed by forming an amorphous silicon layer by a plasma enhanced chemical vapor deposition method, then forming a polycrystalline silicon layer by a low pressure chemical vapor deposition method and planarizing the surface thereof by a chemical mechanical polishing method.
본 발명에 의하면, 지지 요소, 제1 및 제2 액츄에이팅부의 상부에 금속에 대하여 접착성이 우수한 비정질 규소층 및 그 상부에 증착된 다결정 규소층을 갖는 제2 희생층을 형성함으로써, 제2 희생층을 용이하게 형성하고 제2 희생층의 균일성 및 그 평탄도를 향상시킬 수 있다. 따라서, 제2 희생층의 상부에 형성되는 거울의 수평도를 향상시켜 결국 스크린에 투영되는 화상의 화질을 개선할 수 있다.According to the present invention, a second sacrificial layer is formed on the support element, on the first and second actuating portions, with a second silicon layer having an amorphous silicon layer having excellent adhesion to metal and a polycrystalline silicon layer deposited thereon. The sacrificial layer can be easily formed and the uniformity and flatness of the second sacrificial layer can be improved. Therefore, the horizontality of the mirror formed on the upper portion of the second sacrificial layer can be improved, and thus the image quality of the image projected onto the screen can be improved.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 박막형 광로 조절 장치를 상세하게 설명한다.Hereinafter, a thin film type optical path adjusting apparatus according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 따른 박막형 광로 조절 장치의 평면도를 도시한 것이며, 도 4는 도 3의 장치 중 액츄에이터와 거울을 확대한 사시도를 도시한 것이며, 도 5는 도 3의 장치를 A1A2선으로 자른 단면도를 도시한 것이다.3 is a plan view showing a thin film type optical path control device according to the present invention, Figure 4 shows an enlarged perspective view of the actuator and the mirror of the device of Figure 3, Figure 5 shows the device of Figure 3 A 1 A 2 The cross-sectional view is shown in a line.
도 3 및 도 4를 참조하면, 본 발명에 따른 박막형 광로 조절 장치는, 액티브 매트릭스(100), 액티브 매트릭스(100)의 상부에 형성된 지지 요소(175), 지지 요소(175)의 상부에 나란하게 형성된 제1 액츄에이팅부(210) 및 제2 액츄에이팅부(211), 그리고 제1 액츄에이팅부(210) 및 제2 액츄에이팅부(211)의 상부에 형성된 거울(260)을 포함한다.3 and 4, the thin film type optical path adjusting device according to the present invention includes an active matrix 100, a support element 175 formed on the active matrix 100, and a top of the support element 175. The first actuating part 210 and the second actuating part 211 and the mirror 260 formed on the first actuating part 210 and the second actuating part 211 are formed.
도 5를 참조하면, M×N(M, N은 자연수) 개의 P-MOS 트랜지스터(120)가 내장된 액티브 매트릭스(100)는, 상기 P-MOS 트랜지스터(120)의 드레인(105) 및 소오스(110)로부터 연장되어 액티브 매트릭스(100)의 상부에 형성된 제1 금속층(135), 제1 금속층(135)의 상부에 형성된 제1 보호층(140), 제1 보호층(140)의 상부에 형성된 제2 금속층(145), 제2 금속층(145)의 상부에 형성된 제2 보호층(150), 그리고 제2 보호층(150)의 상부에 형성된 식각 방지층(155)을 포함한다. 제1 금속층(135)은, 제1 신호(화상 신호)를 전달하기 위하여 상기 P-MOS 트랜지스터(120)의 드레인(105)으로부터 제1 앵커(171)의 하부까지 연장되는 드레인 패드를 포함한다. 제2 금속층(145)은 티타늄(Ti)층 및 질화티타늄(TiN)층으로 이루어지며, 제2 금속층(145) 중 아래에 상기 드레인 패드가 형성된 부분에는 홀(hole)(도시되지 않음)이 형성된다.Referring to FIG. 5, the active matrix 100 having M × N (M, N being a natural number) P-MOS transistors 120 includes a drain 105 and a source of the P-MOS transistors 120. A first metal layer 135 formed on top of the active matrix 100, a first passivation layer 140 formed on the first metal layer 135, and a first passivation layer 140 formed on the active matrix 100. The second metal layer 145, the second passivation layer 150 formed on the second metal layer 145, and the etch stop layer 155 formed on the second passivation layer 150 are included. The first metal layer 135 includes a drain pad extending from the drain 105 of the P-MOS transistor 120 to the bottom of the first anchor 171 to transmit a first signal (image signal). The second metal layer 145 is formed of a titanium (Ti) layer and a titanium nitride (TiN) layer, and a hole (not shown) is formed in a portion of the second metal layer 145 in which the drain pad is formed. do.
도 4 및 도 5를 참조하면, 지지 요소(175)는 지지 라인(174), 지지층(170), 제1 앵커(171) 및 제2 앵커들(172a, 172b)을 포함한다. 상기 지지 라인(174) 및 지지층(170)은 제1 에어 갭(165)을 개재하여 액티브 매트릭스(100)의 상부에 수평하게 형성된다. 상기 지지 라인(174) 상에는 공통 전극선(240)이 형성되며 지지 라인(174)은 이러한 공통 전극선(240)을 지지하는 기능을 수행한다.4 and 5, the support element 175 includes a support line 174, a support layer 170, a first anchor 171, and second anchors 172a, 172b. The support line 174 and the support layer 170 are horizontally formed on the active matrix 100 through the first air gap 165. The common electrode line 240 is formed on the support line 174, and the support line 174 serves to support the common electrode line 240.
상기 지지층(170)은 사각형의 고리 형상, 바람직하게는, 직사각형의 고리 형상을 갖고 지지 라인(174)과 동일 평면상에서 직교하는 방향을 따라 지지 라인(174)의 일측에 지지 라인(174)과 일체로 형성된다. 상기 사각형의 고리 형상을 갖는 지지층(170) 중 상기 지지 라인(174)과 직교하는 방향으로 수평하게 연장된 2 개의 암들 사이의 하부에는 제1 앵커(171)가 상기 2 개의 암들과 일체로 형성되어 식각 방지층(155)에 부착되며 상기 2 개의 암들의 외측 하부에는 2 개의 제2 앵커들(172a, 172b)이 각각 상기 2 개의 암들과 일체로 형성되어 식각 방지층(155)에 부착된다.The support layer 170 has a rectangular annular shape, preferably a rectangular annular shape, and is integral with the support line 174 on one side of the support line 174 along a direction perpendicular to the support plane 174 in the same plane orthogonal to the support line 174. Is formed. A first anchor 171 is integrally formed with the two arms at a lower portion between two arms horizontally extending in a direction orthogonal to the support line 174 of the support layer 170 having a rectangular ring shape. It is attached to the etch stop layer 155, and two second anchors 172a and 172b are formed integrally with the two arms and attached to the etch stop layer 155 at the lower outer side of the two arms.
각기 지지층(170)을 지지하는 제1 앵커(171) 및 제2 앵커들(172a, 172b)은 상기 지지층(170) 중 지지 라인(174)에 인접한 부분의 하부에 형성되어 상기 식각 방지층(155)에 부착된다. 상기 제1 앵커(171) 및 제2 앵커들(172a, 172b)은 각기 사각 상자의 형상을 갖는다. 상기 지지층(170)은 제1 앵커(171)에 의하여 중앙부가 지지되며 제2 앵커들(172a, 172b)에 의하여 양측부가 지지되어, 지지층(170) 및 앵커들(171, 172a, 172b)의 단면은 도 5에 도시한 바와 같이 'T'자의 형상을 갖는다.The first anchor 171 and the second anchors 172a and 172b respectively supporting the support layer 170 are formed at a lower portion of the support layer 170 adjacent to the support line 174 so that the etch stop layer 155 is formed. Is attached to. The first anchor 171 and the second anchors 172a and 172b each have a shape of a rectangular box. The support layer 170 is supported at the center by the first anchor 171 and is supported at both sides by the second anchors 172a and 172b, so that the cross section of the support layer 170 and the anchors 171, 172a and 172b is provided. Has the shape of a 'T' as shown in FIG.
제1 앵커(171)는 상기 식각 방지층(155) 중 아래에 제1 금속층(135)의 드레인 패드가 형성된 부분 상에 형성된다. 상기 제1 앵커(171)의 중앙부에는 식각 방지층(155), 제2 보호층(150), 제2 금속층(145)의 홀 및 제1 보호층(140)을 통하여 제1 금속층(135)의 드레인 패드까지 비어 홀(270)이 형성되며, 비어 홀(270)의 내부에는 비어 컨택(280)이 형성된다.The first anchor 171 is formed on a portion in which the drain pad of the first metal layer 135 is formed below the etch stop layer 155. The drain of the first metal layer 135 is formed in the center of the first anchor 171 through the etch stop layer 155, the second passivation layer 150, the hole of the second metal layer 145, and the first passivation layer 140. The via hole 270 is formed to the pad, and the via contact 280 is formed inside the via hole 270.
제1 액츄에이팅부(210) 및 제2 액츄에이팅부(211)는 각기 상기 지지층(170)의 2 개의 암들의 상부에 사각형의 형상으로 서로 나란하게 형성된다. 제1 액츄에이팅부(210)는 제1 하부 전극(180), 제1 변형층(190) 및 제1 상부 전극(200)을 포함하며, 제2 액츄에이팅부(211)는 제2 하부 전극(181), 제2 변형층(191) 및 제2 상부 전극(201)을 포함한다.The first actuating part 210 and the second actuating part 211 are formed in parallel with each other in the shape of a rectangle on top of the two arms of the support layer 170, respectively. The first actuating part 210 includes a first lower electrode 180, a first deformable layer 190, and a first upper electrode 200, and the second actuating part 211 includes a second lower electrode ( 181, a second strained layer 191, and a second upper electrode 201.
제1 하부 전극(180)은 상기 지지층(170)의 2 개의 암들 중 일측의 상부에 그 일측에 돌출부가 형성된 사각형의 형상, 바람직하게는, 거울상의 'L'자의 형상을 갖고 형성되어 상기 지지 라인(174)과 소정의 거리만큼 이격된다. 상기 제1 하부 전극(180)의 돌출부는 제1 앵커(171) 상에 형성되어 상기 비어 홀(270)과 인접한 부위까지 연장된다.The first lower electrode 180 is formed in the shape of a quadrangle having a protrusion formed on one side of one of the two arms of the support layer 170, preferably, a mirror-shaped 'L' shape to form the support line. 174 is spaced apart by a predetermined distance. The protrusion of the first lower electrode 180 is formed on the first anchor 171 and extends to a portion adjacent to the via hole 270.
제1 변형층(190)은 제1 하부 전극(180)보다 좁은 면적의 사각형의 형상을 갖고 제1 하부 전극(180)의 상부에 형성되며, 제1 상부 전극(200)은 제1 변형층(190)보다 좁은 면적을 갖는 사각형의 형상으로 제1 변형층(190)의 상부에 형성된다.The first strained layer 190 has a rectangular shape having a smaller area than the first lower electrode 180, and is formed on the first lower electrode 180, and the first upper electrode 200 is formed of the first strained layer ( The upper surface of the first deformable layer 190 may be formed in the shape of a quadrangle having a smaller area than that of the surface of the first deformation layer 190.
제2 하부 전극(181)은 상기 지지층(170)의 2 개의 암들 중 타측의 상부에 그 일측에 돌출부가 형성된 사각형의 형상, 바람직하게는, 'L'자의 형상을 갖고 제1 하부 전극(181)과 대응하여 나란하게 형성되며 상기 지지 라인(174)과 소정의 거리만큼 이격된다. 상기 제2 하부 전극(181)의 돌출부는 제1 앵커(171) 상에 형성되어 비어 홀(270)과 인접한 부분까지 연장된다. 따라서, 상기 제1 하부 전극(180)의 돌출부와 제2 하부 전극(181)의 돌출부는 비어 홀(270)을 중심으로 서로 소정의 거리만큼 이격된다.The second lower electrode 181 has a quadrangular shape having a protrusion formed on one side of the two arms of the support layer 170 on the other side thereof, preferably, has a 'L' shape and has a first lower electrode 181. Are parallel to each other and spaced apart from the support line 174 by a predetermined distance. The protrusion of the second lower electrode 181 is formed on the first anchor 171 and extends to a portion adjacent to the via hole 270. Thus, the protrusion of the first lower electrode 180 and the protrusion of the second lower electrode 181 are spaced apart from each other by a predetermined distance with respect to the via hole 270.
제2 변형층(191)은 제2 하부 전극(181)보다 좁은 면적의 사각형의 형상을 갖고 제2 하부 전극(181)의 상부에 형성되며, 제2 상부 전극(201)은 제2 변형층(191)보다 좁은 면적을 갖는 사각형의 형상으로 제2 변형층(191)의 상부에 형성된다.The second deformable layer 191 has a rectangular shape having a smaller area than the second lower electrode 181, and is formed on the second lower electrode 181, and the second upper electrode 201 is formed of the second deformed layer ( It is formed on top of the second deformable layer 191 in the shape of a rectangle having a smaller area than 191.
상기 제1 앵커(171)의 중앙부에 형성된 비어 컨택(280)으로부터 제1 하부 전극(180)의 돌출부까지는 제1 하부 전극 연결 부재(290)가 형성되며, 상기 비어 컨택(280)으로부터 제2 하부 전극(181)의 돌출부까지는 제2 하부 전극 연결 부재(291)가 형성된다. 따라서, 제1 금속층(135)의 드레인 패드와 제1 하부 전극(180)은 비어 컨택(280) 및 제1 하부 전극 연결 부재(290)를 통하여 서로 연결되며, 제2 하부 전극(181)은 비어 컨택(280) 및 제2 하부 전극 연결 부재(291)를 통하여 제1 금속층(135)의 드레인 패드와 연결된다.A first lower electrode connecting member 290 is formed from the via contact 280 formed at the center of the first anchor 171 to the protrusion of the first lower electrode 180, and the second lower contact is formed from the via contact 280. The second lower electrode connecting member 291 is formed to the protrusion of the electrode 181. Accordingly, the drain pad of the first metal layer 135 and the first lower electrode 180 are connected to each other through the via contact 280 and the first lower electrode connecting member 290, and the second lower electrode 181 is via. The contact 280 and the second lower electrode connecting member 291 are connected to the drain pad of the first metal layer 135.
상기 제1 상부 전극(200) 중 지지 라인(174)과 인접한 부분의 제1 상부 전극(200)의 일측으로부터 제1 변형층(190) 및 제1 하부 전극(180)을 통하여 지지층(170)의 일부까지 제1 절연층(220)이 형성된다. 상기 제1 상부 전극(200)의 일측으로부터 제1 절연층(220) 및 지지층(170)의 일부를 통하여 상기 공통 전극선(240)까지 제1 상부 전극 연결 부재(230)가 형성된다. 제1 상부 전극 연결 부재(230)는 제1 상부 전극(200)과 공통 전극선(240)을 서로 연결하며, 제1 상부 전극 연결 부재(230) 하부의 제1 절연층(220)은 제1 상부 전극(200)과 제1 하부 전극(180)이 서로 연결되어 전기적인 단락(short)이 일어나는 것을 방지한다.The support layer 170 may be formed through the first strained layer 190 and the first lower electrode 180 from one side of the first upper electrode 200 of the first upper electrode 200 adjacent to the support line 174. The first insulating layer 220 is partially formed. The first upper electrode connecting member 230 is formed from one side of the first upper electrode 200 to the common electrode line 240 through a portion of the first insulating layer 220 and the support layer 170. The first upper electrode connecting member 230 connects the first upper electrode 200 and the common electrode line 240 to each other, and the first insulating layer 220 under the first upper electrode connecting member 230 is formed in the first upper portion. The electrode 200 and the first lower electrode 180 are connected to each other to prevent an electrical short.
또한, 상기 제2 상부 전극(201) 중 지지 라인(174)과 인접한 부분의 제2 상부 전극(201)의 일측으로부터 제2 변형층(191) 및 제2 하부 전극(181)을 통하여 지지층(170)의 일부까지 제2 절연층(221)이 형성되며, 상기 제2 상부 전극(201)의 일측으로부터 제2 절연층(221) 및 지지층(170)의 일부를 통하여 상기 공통 전극선(240)까지 제2 상부 전극 연결 부재(231)가 형성된다. 제2 절연층(221) 및 제2 상부 전극 연결 부재(231)는 각기 제1 절연층(220) 및 제1 상부 전극 연결 부재(230)와 나란하게 형성된다. 제2 상부 전극 연결 부재(231)는 제2 상부 전극(201)과 공통 전극선(240)을 서로 연결하며, 제2 상부 전극 연결 부재(231) 하부의 제2 절연층(221)은 제2 상부 전극(201)과 제2 하부 전극(181)이 서로 연결되어 전기적인 단락이 일어나는 것을 방지한다.In addition, the support layer 170 is formed through the second strained layer 191 and the second lower electrode 181 from one side of the second upper electrode 201 of the portion of the second upper electrode 201 adjacent to the support line 174. The second insulating layer 221 is formed up to a portion of the second, and the second insulating layer 221 is formed from one side of the second upper electrode 201 to the common electrode line 240 through a portion of the second insulating layer 221 and the support layer 170. The upper electrode connecting member 231 is formed. The second insulating layer 221 and the second upper electrode connecting member 231 are formed to be parallel to the first insulating layer 220 and the first upper electrode connecting member 230, respectively. The second upper electrode connecting member 231 connects the second upper electrode 201 and the common electrode line 240 to each other, and the second insulating layer 221 below the second upper electrode connecting member 231 is connected to the second upper electrode. The electrode 201 and the second lower electrode 181 are connected to each other to prevent an electrical short circuit.
상기 사각형의 고리 형상을 갖는 지지층(170) 중 제1 액츄에이팅부(210) 및 제2 액츄에이팅부(211)가 형성되지 않은 부분, 즉 지지 라인(174)에 대하여 평행하게 형성된 부분에는 거울(260)을 지지하는 포스트(250)가 형성된다. 거울(260)은 상기 포스트(250)에 의하여 중앙부가 지지되며 양측부가 제2 에어 갭(310)을 개재하여 제1 액츄에이팅부(210) 및 제2 액츄에이팅부(211)의 상부에 평행하게 형성된다. 상기 거울(260)은 광원(도시되지 않음)으로부터 입사되는 광을 소정의 각도로 반사하는 역할을 한다.A portion of the support layer 170 having a rectangular annular shape, in which the first actuating part 210 and the second actuating part 211 are not formed, that is, a part formed parallel to the support line 174, is formed in a mirror ( A post 250 supporting 260 is formed. The mirror 260 is supported at the center by the post 250, and both sides thereof are parallel to the upper portion of the first actuator 210 and the second actuator 211 through the second air gap 310. Is formed. The mirror 260 serves to reflect light incident from a light source (not shown) at a predetermined angle.
이하 본 발명에 따른 박막형 광로 조절 장치의 제조 방법을 도면을 참조하여 상세하게 설명한다.Hereinafter, a method of manufacturing a thin film type optical path control device according to the present invention will be described in detail with reference to the drawings.
도 6a 내지 도 6e는 도 5에 도시한 장치의 제조 방법을 설명하기 위한 도면들이다. 도 6a 내지 도 6e에 있어서, 도 5와 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.6A to 6E are diagrams for describing a method of manufacturing the apparatus shown in FIG. 5. 6A to 6E, the same reference numerals are used for the same members as in FIG.
도 6a를 참조하면, n형으로 도핑된 규소(silicon)로 이루어진 액티브 매트릭스(100)를 준비한 후, 통상의 소자 분리 공정인 규소 부분 산화법(LOCOS)을 이용하여 액티브 매트릭스(100)에 액티브 영역(active region) 및 필드 영역(field region)을 구분하기 위한 소자 분리막(125)을 형성한다. 이어서, 상기 액티브 영역의 상부에 불순물이 도핑된 다결정 규소(poly silicon)와 같은 도전 물질로 이루어진 게이트(115)를 형성한 후, 이온 주입 공정을 이용하여 p+소오스(110) 및 드레인(105)을 형성함으로써, 액티브 매트릭스(100)에 M×N(M, N은 자연수) 개의 P-MOS 트랜지스터(120)를 형성한다.Referring to FIG. 6A, after an active matrix 100 made of silicon doped with n-type is prepared, an active region may be formed in the active matrix 100 using silicon partial oxidation (LOCOS), which is a conventional device isolation process. An isolation layer 125 is formed to distinguish the active region and the field region. Subsequently, a gate 115 made of a conductive material such as polysilicon doped with impurities is formed on the active region, and then p + source 110 and drain 105 are formed using an ion implantation process. By forming the P-MOS transistors 120, M × N (M and N are natural numbers) are formed in the active matrix 100.
상기 P-MOS 트랜지스터(120)가 형성된 액티브 매트릭스(100)의 상부에 산화물로 이루어진 절연막(130)을 형성한 후, 사진 식각 방법을 사용하여 상기 소오스(110) 및 드레인(105)의 일측 상부를 각각 노출시키는 개구부들을 형성한다. 이어서, 상기 개구부들이 형성된 결과물의 상부에 티타늄, 질화티타늄, 텅스텐 및 질화물 등으로 이루어진 제1 금속층(135)을 증착한 후 제1 금속층(135)을 사진 식각 방법으로 패터닝한다. 이와 같이 패터닝된 제1 금속층(135)은 상기 P-MOS 트랜지스터(120)의 드레인(105)으로부터 지지층(170)을 지지하는 제1 앵커(171)의 하부까지 연장되는 드레인 패드를 포함한다.After forming an insulating layer 130 made of oxide on the active matrix 100 on which the P-MOS transistor 120 is formed, an upper portion of one side of the source 110 and the drain 105 is formed by using a photolithography method. Each opening is formed. Subsequently, the first metal layer 135 made of titanium, titanium nitride, tungsten, nitride, or the like is deposited on the resultant formed product, and then the first metal layer 135 is patterned by photolithography. The patterned first metal layer 135 includes a drain pad extending from the drain 105 of the P-MOS transistor 120 to a lower portion of the first anchor 171 supporting the support layer 170.
제1 금속층(135) 및 액티브 매트릭스(100)의 상부에는 제1 보호층(140)이 형성된다. 제1 보호층(140)은 인 실리케이트 유리(PSG)를 화학 기상 증착(CVD) 방법을 이용하여 약 8000Å 정도의 두께를 가지도록 형성한다. 제1 보호층(140)은 후속하는 공정 동안 상기 P-MOS 트랜지스터(120)가 내장된 액티브 매트릭스(100)가 손상을 입게 되는 것을 방지한다.The first passivation layer 140 is formed on the first metal layer 135 and the active matrix 100. The first passivation layer 140 is formed to have a thickness of about 8000 GPa by using the silicate glass (PSG) chemical vapor deposition (CVD) method. The first protective layer 140 prevents damage to the active matrix 100 in which the P-MOS transistor 120 is embedded during the subsequent process.
제1 보호층(140)의 상부에는 제2 금속층(145)이 형성된다. 제2 금속층(145)은 티타늄을 스퍼터링 방법을 사용하여 약 300Å 정도의 두께로 티타늄층을 형성한 후, 상기 티타늄층의 상부에 질화티타늄을 물리 기상 증착 방법(PVD)을 사용하여 약 1200Å 정도의 두께를 갖는 질화티타늄층을 형성함으로써 완성된다. 제2 금속층(145)은 광원으로부터 입사되는 광이 거울(260)뿐만 아니라, 거울(260)이 덮고 있는 부분을 제외한 부분에도 입사됨으로 인하여, 액티브 매트릭스(100)에 광전류가 흘러 소자가 오동작을 일으키는 것을 방지한다. 이어서, 제2 금속층(145) 중 후속 공정에서 비어 홀(270)이 형성될 부분, 즉 그 아래에 제1 금속층(135)의 드레인 패드가 형성되어 있는 부분을 식각하여 제2 금속층(145)에 홀(도시되지 않음)을 형성한다.The second metal layer 145 is formed on the first protective layer 140. The second metal layer 145 forms a titanium layer having a thickness of about 300 kW using a sputtering method of titanium, and then uses titanium nitride on the top of the titanium layer by about 1200 kW using a physical vapor deposition method (PVD). It is completed by forming a titanium nitride layer having a thickness. Since the light incident from the light source is incident on the second metal layer 145 not only the mirror 260 but also a portion other than the portion covered by the mirror 260, photocurrent flows through the active matrix 100, causing the device to malfunction. To prevent them. Subsequently, a portion of the second metal layer 145 in which the via hole 270 is to be formed in a subsequent process, that is, a portion in which the drain pad of the first metal layer 135 is formed is etched into the second metal layer 145. Form a hole (not shown).
상기 제2 금속층(145)의 상부에는 제2 보호층(150)이 적층된다. 제2 보호층(150)은 인 실리케이트 유리를 화학 기상 증착 방법을 사용하여 약 2000Å 정도의 두께를 가지도록 형성한다. 제2 보호층(150)은 후속하는 공정 동안 상기 액티브 매트릭스(100) 및 액티브 매트릭스(100) 상에 형성된 상기 결과물들이 손상을 입게 되는 것을 방지한다.The second passivation layer 150 is stacked on the second metal layer 145. The second protective layer 150 is formed to have a thickness of about 2000 kPa by using the chemical vapor deposition method. The second passivation layer 150 prevents the active matrix 100 and the results formed on the active matrix 100 from being damaged during subsequent processing.
제2 보호층(150)의 상부에는 식각 방지층(155)이 적층된다. 식각 방지층(155)은 산화규소(SiO2) 또는 오산화인(P2O5) 등의 저온 산화물(Low Temperature Oxide; LTO)로 이루어진다. 식각 방지층(155)은 저압 화학 기상 증착(LPCVD) 방법을 사용하여 약 350∼450℃ 정도의 온도에서 약 0.2∼0.8㎛ 정도의 두께를 갖도록 형성한다.An etch stop layer 155 is stacked on the second passivation layer 150. The etch stop layer 155 is made of low temperature oxide (LTO) such as silicon oxide (SiO 2 ) or phosphorus pentoxide (P 2 O 5 ). The etch stop layer 155 is formed to have a thickness of about 0.2 to 0.8 μm at a temperature of about 350 to 450 ° C. using a low pressure chemical vapor deposition (LPCVD) method.
상기 식각 방지층(155)의 상부에는 제1 희생층(160)이 적층된다. 제1 희생층(160)은 제1 액츄에이팅부(210) 및 제2 액츄에이팅부(211)를 구성하는 박막들의 적층을 용이하게 하는 기능을 수행한다. 제1 희생층(160)은 다결정 규소를 약 500℃ 이하의 온도에서 저압 화학 기상 증착(LPCVD) 방법을 사용하여 약 2.0∼3.0㎛ 정도의 두께를 갖도록 형성한다. 이어서, 제1 희생층(160)의 표면을 화학 기계적 연마(CMP) 방법을 이용하여 연마함으로써 제1 희생층(160)이 약 1.1㎛ 정도의 두께를 갖도록 그 표면을 평탄화시킨다.The first sacrificial layer 160 is stacked on the etch stop layer 155. The first sacrificial layer 160 functions to facilitate stacking of the thin films constituting the first actuating part 210 and the second actuating part 211. The first sacrificial layer 160 is formed to have a thickness of about 2.0 to 3.0 μm using the low pressure chemical vapor deposition (LPCVD) method at a temperature of about 500 ° C. or less. Subsequently, the surface of the first sacrificial layer 160 is polished using a chemical mechanical polishing (CMP) method to planarize the surface of the first sacrificial layer 160 to have a thickness of about 1.1 μm.
계속하여, 제1 희생층(160)의 상부에 제1 포토레지스트(도시되지 않음)를 도포하고 이를 패터닝한 후, 상기 제1 포토레지스트를 식각 마스크로 이용하여 제1 희생층(160) 중 아래에 제2 금속층(145)의 홀이 형성된 부분 및 이와 양측으로 인접한 부분들을 식각하여 식각 방지층(155)의 일부를 노출시킴으로써, 후에 형성되는 지지층(170)을 지지하는 제1 앵커(171) 및 제2 앵커들(172a, 172b)이 형성될 위치를 만든다. 따라서, 상기 식각 방지층(155)이 소정의 거리만큼 이격된 3 개의 사각형의 형상으로 노출된다. 이어서, 상기 제1 포토레지스트를 제거한다.Subsequently, after applying and patterning a first photoresist (not shown) on top of the first sacrificial layer 160, the lower part of the first sacrificial layer 160 is used as the etching mask. The first anchor 171 and the first supporting part 170 are formed by etching the portion of the second metal layer 145 and the portions adjacent to both sides thereof by etching to expose a portion of the etch stop layer 155. The two anchors 172a and 172b are made to be formed. Therefore, the etch stop layer 155 is exposed in the shape of three squares spaced apart by a predetermined distance. Subsequently, the first photoresist is removed.
도 6b를 참조하면, 제1 층(169)은 상기와 같이 사각형의 형상으로 노출된 식각 방지층(155)의 상부 및 제1 희생층(160)의 상부에 적층된다. 제1 층(169)은 질화물과 같은 경질의 물질을 저압 화학 기상 증착 방법을 이용하여 약 0.1∼1.0㎛ 정도의 두께를 가지도록 형성한다. 상기 제1 층(169)은 후에 지지 요소(175)로 패터닝되며, 지지 요소(175)는 제1 액츄에이팅부(210) 및 제2 액츄에이팅부(211)를 지지하는 지지층(170), 공통 전극선(240)을 지지하는 지지 라인(174), 그리고 지지층(170)을 지지하는 제1 앵커(171) 및 제2 앵커들(172a, 172b)로 이루어진다. 이 경우, 제1 층(169) 중 상기 3 개의 사각형의 형상으로 노출된 식각 방지층(155) 상에 부착된 부분 중 가운데 사각형 형상의 식각 방지층(155)에 부착되는 부분은 제1 앵커(171)가 되며, 양측 사각형 형상의 식각 방지층(155)에 부착되는 부분은 제2 앵커들(172a, 172b)이 된다.Referring to FIG. 6B, the first layer 169 is stacked on the upper portion of the etch stop layer 155 and the first sacrificial layer 160 exposed in the shape of a rectangle as described above. The first layer 169 is formed to have a thickness of about 0.1 to 1.0 μm using a low pressure chemical vapor deposition method to form a hard material such as nitride. The first layer 169 is later patterned with a support element 175, which support element 175 supports a first actuating portion 210 and a second actuating portion 211, common. The support line 174 supporting the electrode line 240, and the first anchor 171 and the second anchors 172a and 172b supporting the support layer 170 may be formed. In this case, a portion of the first layer 169 attached to the etch stop layer 155 having a center shape among the portions attached to the etch stop layer 155 exposed in the shape of the three rectangles may be the first anchor 171. The portions attached to both sides of the quadrangular etch stop layer 155 become second anchors 172a and 172b.
하부 전극층(179)은 제1 층(169)의 상부에 적층된다. 하부 전극층(179)은 백금(Pt), 탄탈륨(Ta) 또는 백금-탄탈륨(Pt-Ta) 등의 전기 전도성을 갖는 금속을 스퍼터링 방법 또는 화학 기상 증착 방법을 이용하여 약 0.1∼1.0㎛ 정도의 두께를 가지도록 형성한다. 하부 전극층(179)은 후에 각기 서로 대응하여 돌출부를 가지며 소정의 거리만큼 이격되는 제1 하부 전극(180) 및 제2 하부 전극(181)으로 패터닝된다.The lower electrode layer 179 is stacked on top of the first layer 169. The lower electrode layer 179 has a thickness of about 0.1 to 1.0 μm by sputtering or chemical vapor deposition using a metal having an electrical conductivity such as platinum (Pt), tantalum (Ta), or platinum-tantalum (Pt-Ta). Form to have. The lower electrode layer 179 is later patterned with a first lower electrode 180 and a second lower electrode 181, each corresponding to each other and having protrusions and spaced apart by a predetermined distance.
상기 하부 전극층(179)의 상부에는 PZT 또는 PLZT 등의 압전 물질로 이루어진 제2 층(189)이 적층된다. 제2 층(189)은 졸-겔법, 스핀 코팅 방법 또는 화학 기상 증착 방법을 이용하여 0.1∼1.0㎛ 정도의 두께를 가지도록 형성한다. 바람직하게는, 상기 제2 층(189)은 졸-겔법으로 제조된 PZT를 스핀 코팅하여 약 0.4㎛ 정도의 두께를 가지도록 형성한다. 이어서, 상기 제2 층(189)을 구성하는 압전 물질을 급속 열처리(RTA) 방법으로 열처리하여 상변이시킨다. 제2 층(189)은 후에 제1 상부 전극(200)과 제1 하부 전극(180) 사이에 발생하는 제1 전기장에 의하여 변형을 일으키는 제1 변형층(190) 및 제2 상부 전극(201)과 제2 하부 전극(181) 사이에 발생하는 제2 전기장에 의하여 변형을 일으키는 제2 변형층(191)으로 패터닝된다.A second layer 189 made of a piezoelectric material such as PZT or PLZT is stacked on the lower electrode layer 179. The second layer 189 is formed to have a thickness of about 0.1 μm to 1.0 μm using a sol-gel method, spin coating method, or chemical vapor deposition method. Preferably, the second layer 189 is formed by spin coating PZT prepared by the sol-gel method to have a thickness of about 0.4 μm. Subsequently, the piezoelectric material constituting the second layer 189 is subjected to a heat treatment by a rapid heat treatment (RTA) method to phase change. The second layer 189 is later deformed by the first electric field generated between the first upper electrode 200 and the first lower electrode 180 and the first strained layer 190 and the second upper electrode 201. And a second strained layer 191 causing deformation by a second electric field generated between the second lower electrode 181.
상부 전극층(199)은 제2 층(189)의 상부에 적층된다. 상부 전극층(199)은 백금, 탄탈륨, 은(Ag) 또는 백금-탄탈륨 등의 전기 전도성을 갖는 금속을 스퍼터링 방법 또는 화학 기상 증착 방법을 이용하여 약 0.1∼1.0㎛ 정도의 두께를 가지도록 형성한다. 상부 전극층(199)은 후에 각기 제2 신호(바이어스 신호)가 인가되며 소정의 거리만큼 이격되는 제1 상부 전극(200) 및 제2 상부 전극(201)으로 패터닝된다.The upper electrode layer 199 is stacked on top of the second layer 189. The upper electrode layer 199 is formed of a metal having electrical conductivity such as platinum, tantalum, silver (Ag), or platinum-tantalum to have a thickness of about 0.1 to 1.0 μm using a sputtering method or a chemical vapor deposition method. The upper electrode layer 199 is later patterned with a first upper electrode 200 and a second upper electrode 201 which are respectively applied with a second signal (bias signal) and are spaced apart by a predetermined distance.
도 6c를 참조하면, 상기 상부 전극층(199)의 상부에 제2 포토레지스트(도시되지 않음)를 도포하고 이를 패터닝한 후, 상기 제2 포토레지스트를 마스크로 이용하여 상부 전극층(199)을 각기 사각 평판의 형상, 바람직하게는, 직사각 평판의 형상을 가지며 서로 소정의 거리만큼 분리되어 나란하게 형성된 제1 상부 전극(200) 및 제2 상부 전극(201)으로 패터닝한다(도 4 참조). 제1 상부 전극(201) 및 제2 상부 전극(201)에는 각기 외부로부터 후에 형성되는 공통 전극선(240)을 통하여 제2 신호가 인가된다. 이어서, 상기 제2 포토레지스트를 제거한다.Referring to FIG. 6C, after applying and patterning a second photoresist (not shown) on the upper electrode layer 199, each of the upper electrode layers 199 may be squared using the second photoresist as a mask. The first upper electrode 200 and the second upper electrode 201 are formed in the shape of a flat plate, preferably in the form of a rectangular flat plate and separated from each other by a predetermined distance (see FIG. 4). A second signal is applied to the first upper electrode 201 and the second upper electrode 201 through a common electrode line 240 formed later from the outside, respectively. Subsequently, the second photoresist is removed.
계속하여, 상부 전극층(199)을 제1 상부 전극(200) 및 제2 상부 전극(201)으로 패터닝하는 방법과 동일한 방법으로 상기 제2 층(189)을 패터닝하여 각기 직사각 평판의 형상을 가지며, 서로 소정의 거리만큼 분리되어 나란하게 형성된 제1 변형층(190) 및 제2 변형층(191)을 형성한다. 이 경우, 도 4에 도시한 바와 같이, 제1 변형층(190) 및 제2 변형층(191)은 각각 제1 상부 전극(200) 및 제2 상부 전극(201)보다 약간 넓은 직사각형의 평판 형상을 갖도록 패터닝된다.Subsequently, the second layer 189 is patterned in the same manner as the method of patterning the upper electrode layer 199 into the first upper electrode 200 and the second upper electrode 201, and each has a rectangular plate shape. The first strained layer 190 and the second strained layer 191 are formed to be separated from each other by a predetermined distance and formed side by side. In this case, as shown in FIG. 4, the first strained layer 190 and the second strained layer 191 have a rectangular flat shape slightly wider than the first upper electrode 200 and the second upper electrode 201, respectively. It is patterned to have
이어서, 상부 전극층(199)을 패터닝하는 방법과 동일한 방법으로 하부 전극층(179)을 패터닝하여 제1 하부 전극(180) 및 제2 하부 전극(181)을 형성한다. 제1 하부 전극(180)은 일측에 돌출부가 형성된 사각 평판의 형상, 즉 거울 상의 'L'자의 형상을 가지며, 제2 하부 전극(182)은 제1 하부 전극(181)에 대응하여 일측에 돌출부가 형성된 사각 평판의 형상, 즉 'L'자의 형상을 갖는다. 또한, 하부 전극층(179)을 패터닝할 때, 상기 제1 층(169)의 일측 상부에 제1 하부 전극(180) 및 제2 하부 전극(181)과는 직교하는 방향으로 형성되는 공통 전극선(240)이 제1 하부 전극(180) 및 제2 하부 전극(181)과 동시에 형성된다. 제1 하부 전극(180) 및 제2 하부 전극(181)은 각기 제1 변형층(190) 및 제2 변형층(191)보다 약간 넓은 면적을 가지며, 공통 전극선(240)은 후에 형성되는 지지 라인(174)의 일부에 제1 하부 전극(180) 및 제2 하부 전극(181)과 소정의 거리만큼 이격되어 형성된다. 따라서, 제1 상부 전극(200), 제1 변형층(190) 및 제1 하부 전극(180)을 포함하는 제1 액츄에이팅부(210)와 제2 상부 전극(201), 제2 변형층(191) 및 제2 하부 전극(181)을 포함하는 제2 액츄에이팅부(211)가 완성된다.Subsequently, the first lower electrode 180 and the second lower electrode 181 are formed by patterning the lower electrode layer 179 in the same manner as the method of patterning the upper electrode layer 199. The first lower electrode 180 has a shape of a square plate having a protrusion formed at one side thereof, that is, a 'L' shape on the mirror, and the second lower electrode 182 has a protrusion at one side corresponding to the first lower electrode 181. It has the shape of the rectangular plate formed, that is, the shape of the 'L'. In addition, when the lower electrode layer 179 is patterned, the common electrode line 240 formed in a direction orthogonal to the first lower electrode 180 and the second lower electrode 181 on one side of the first layer 169. ) Is formed simultaneously with the first lower electrode 180 and the second lower electrode 181. Each of the first lower electrode 180 and the second lower electrode 181 has a slightly larger area than the first strained layer 190 and the second strained layer 191, and the common electrode line 240 is formed later. A portion of the first lower electrode 180 and the second lower electrode 181 is spaced apart from the first lower electrode 180 by a predetermined distance. Accordingly, the first actuating part 210 including the first upper electrode 200, the first strained layer 190, and the first lower electrode 180, the second upper electrode 201, and the second strained layer ( The second actuating part 211 including the 191 and the second lower electrode 181 is completed.
계속하여, 제1 층(169)을 패터닝하여 지지층(170), 지지 라인(174), 제1 앵커(171) 그리고 제2 앵커들(172a, 172b)을 포함하는 지지 요소(175)를 형성한다. 이 때, 제1 층(169) 중 상기 3 개의 사각형의 형상으로 노출된 식각 방지층(155)에 접촉되는 부분 중 양측부는 제2 앵커들(172a, 172b)이 되며, 중앙부는 제1 앵커(171)가 된다. 제1 앵커(171) 및 제2 앵커들(172a, 172b)은 각기 사각 상자의 형상을 가지며, 제1 앵커(171)의 아래에는 제2 금속층(145)의 홀이 형성되어 있다(도 4 참조).Subsequently, the first layer 169 is patterned to form a support element 175 comprising a support layer 170, a support line 174, a first anchor 171, and second anchors 172a, 172b. . At this time, both sides of the portion of the first layer 169 contacting the etch stop layer 155 exposed in the shape of the three quadrangles are second anchors 172a and 172b, and the center portion of the first anchor 171 is located. ) Each of the first anchor 171 and the second anchors 172a and 172b has a rectangular box shape, and a hole of the second metal layer 145 is formed under the first anchor 171 (see FIG. 4). ).
상기 지지층(170)은 사각형의 고리 형상, 바람직하게는, 직사각형의 고리의 형상을 가지며 지지 라인(174)과 일체로 형성된다. 이러한 상태에서 후에 제1 희생층(160)이 제거되면 도 4에 도시한 바와 같은 형상의 지지 요소(175)가 형성된다. 즉, 지지층(170)은 직사각형의 고리 형상을 갖고 지지 라인(174)과 동일 평면상에서 직교하는 방향을 따라 지지 라인(174)의 일측에 지지 라인(174)과 일체로 형성되며, 상기 직사각형의 고리 형상을 갖는 지지층(170) 중 지지 라인(174)과 직교하는 방향으로 수평하게 연장된 2 개의 암들 사이의 하부에는 상기 2 개의 암들과 일체로 제1 앵커(171)가 형성되어 식각 방지층(155)에 부착되며, 상기 2 개의 암들의 외측 하부에는 2 개의 제2 앵커들(172a, 172b)이 각기 상기 2 개의 암들과 일체로 형성되어 식각 방지층(155)에 부착된다. 함께 지지층(170)을 지지하는 제1 앵커(171) 및 제2 앵커들(172a, 172b)은 지지층(170) 중 지지 라인(174)에 인접한 부분의 하부에 형성된다.The support layer 170 has a rectangular annular shape, preferably, a rectangular annular shape and is integrally formed with the supporting line 174. In this state, when the first sacrificial layer 160 is later removed, a supporting element 175 having a shape as shown in FIG. 4 is formed. That is, the support layer 170 has a rectangular annular shape and is integrally formed with the support line 174 on one side of the support line 174 along a direction perpendicular to the support plane 174 in the same plane orthogonal to the support line 174. A first anchor 171 is integrally formed with the two arms in a lower portion between two arms horizontally extending in a direction orthogonal to the support line 174 of the supporting layer 170 having a shape, thereby preventing the etch stop layer 155. Two second anchors 172a and 172b are respectively formed integrally with the two arms and attached to the etch stop layer 155 at the outer lower portion of the two arms. The first anchor 171 and the second anchors 172a and 172b which together support the support layer 170 are formed under a portion of the support layer 170 adjacent to the support line 174.
제1 액츄에이팅부(210) 및 제2 액츄에이팅부(211)는 상기 지지층(170) 중 지지 라인(174)과 직교하는 방향으로 수평하게 연장된 2 개의 암들의 상부에 서로 나란하게 형성된다. 따라서, 제1 앵커(171)는 제1 액츄에이팅부(210)와 제2 액츄에이팅부(211) 사이에 형성되며, 제2 앵커들(172a, 172b)은 각기 제1 액츄에이팅부(210)의 외측 및 제2 액츄에이팅부(211)의 외측에 형성된다.The first actuating part 210 and the second actuating part 211 are formed parallel to each other on top of two arms horizontally extending in a direction orthogonal to the support line 174 of the support layer 170. Accordingly, the first anchor 171 is formed between the first actuating part 210 and the second actuating part 211, and the second anchors 172a and 172b are respectively the first actuating part 210. It is formed on the outer side of the and the second actuating portion 211.
도 6d를 참조하면, 상기 지지층(170) 및 지지 라인(174)을 포함하는 지지 요소(175)의 상부 및 제1 액츄에이팅부(210)와 제2 액츄에이팅부(211)의 상부에 제3 포토레지스트(도시되지 않음)를 도포하고 이를 패터닝하여 지지 라인(174) 상에 형성된 공통 전극선(240)으로부터 제1 상부 전극(200) 및 제2 상부 전극(201)까지를 노출시킨다. 이 때, 제1 앵커(171)로부터 제1 하부 전극(180)의 돌출부 및 제2 하부 전극(181)의 돌출부까지도 함께 노출된다.Referring to FIG. 6D, a third upper portion of the support element 175 including the support layer 170 and the support line 174 and a top of the first actuating portion 210 and the second actuating portion 211 are provided. A photoresist (not shown) is applied and patterned to expose the first upper electrode 200 and the second upper electrode 201 from the common electrode line 240 formed on the support line 174. At this time, the protrusion of the first lower electrode 180 and the protrusion of the second lower electrode 181 are also exposed together from the first anchor 171.
이어서, 상기 공통 전극선(240)으로부터 제1 상부 전극(200) 및 제2 상부 전극(201)까지의 노출된 부분에 비정질(amorphous) 규소 또는 저온 산화물인 산화규소(SiO2) 또는 오산화인(P2O5) 등을 증착하고 이를 패터닝함으로써, 제1 상부 전극(200)의 일부로부터 제1 변형층(190) 및 제1 하부 전극(180)을 통하여 지지층(170)의 일부까지 제1 절연층(220)을 형성하고, 동시에 제2 상부 전극(201)의 일부로부터 제2 변형층(191) 및 제2 하부 전극(181)을 통하여 지지층(170)의 일부까지 제2 절연층(221)을 형성한다. 제1 절연층(220) 및 제2 절연층(221)은 저압 화학 기상 증착 방법(LPCVD) 방법을 사용하여 각기 0.2∼0.4㎛ 정도, 바람직하게는, 약 0.3㎛ 정도의 두께를 갖도록 형성한다.Subsequently, silicon oxide (SiO 2 ) or phosphorus pentoxide, which is amorphous silicon or a low temperature oxide, is exposed in the exposed portions from the common electrode line 240 to the first upper electrode 200 and the second upper electrode 201. 2 O 5 ), and the like, by depositing and patterning the first insulating layer from a portion of the first upper electrode 200 to a portion of the support layer 170 through the first strained layer 190 and the first lower electrode 180. And a second insulating layer 221 from a portion of the second upper electrode 201 to a portion of the support layer 170 through the second deformable layer 191 and the second lower electrode 181. Form. The first insulating layer 220 and the second insulating layer 221 are formed to have a thickness of about 0.2 to 0.4 µm, and preferably about 0.3 µm, respectively, using a low pressure chemical vapor deposition (LPCVD) method.
계속하여, 아래에 제2 금속층(145)의 홀(147) 및 제1 금속층(135)의 드레인 패드가 형성된 부분인 제1 앵커(171)의 중앙 상부로부터 제1 앵커(171), 식각 방지층(155), 제2 보호층(150) 및 제1 보호층(140)을 식각하여 상기 드레인 패드까지 비어 홀(270)을 형성한 후, 비어 홀(270)의 내부에 비어 컨택(280)을 형성하고, 비어 홀(270)로부터 제1 하부 전극(180)의 돌출부 및 제2 하부 전극(181)의 돌출부까지 각기 제1 하부 전극 연결 부재(290) 및 제2 하부 전극 연결 부재(291)를 형성한다(도 4참조). 이와 동시에, 제1 상부 전극(200)으로부터 제1 절연층(230) 및 지지층(170)의 일부를 통하여 공통 전극선(240)까지 제1 상부 전극 연결 부재(230)와 제2 상부 전극(201)으로부터 제2 절연층(231) 및 지지층(170)의 일부를 통하여 공통 전극선(240)까지 제2 상부 전극 연결 부재(231)가 형성된다.Subsequently, the first anchor 171 and the etch stop layer (from the central upper portion of the first anchor 171, which is a portion where the hole 147 of the second metal layer 145 and the drain pad of the first metal layer 135 are formed below). 155, the second protective layer 150, and the first protective layer 140 are etched to form the via hole 270 to the drain pad, and then the via contact 280 is formed in the via hole 270. The first lower electrode connecting member 290 and the second lower electrode connecting member 291 are formed from the via hole 270 to the protrusion of the first lower electrode 180 and the protrusion of the second lower electrode 181, respectively. (See FIG. 4). At the same time, the first upper electrode connecting member 230 and the second upper electrode 201 from the first upper electrode 200 to the common electrode line 240 through a part of the first insulating layer 230 and the support layer 170. The second upper electrode connecting member 231 is formed from the second insulating layer 231 and the support layer 170 to the common electrode line 240.
상기 비어 컨택(280), 제1 하부 전극 연결 부재(290), 제2 하부 전극 연결 부재(291), 제1 상부 전극 연결 부재(230) 및 제2 상부 전극 연결 부재(231)는 각기 백금 또는 백금-탄탈륨을 스퍼터링 방법 또는 화학 기상 증착 방법을 사용하여 약 0.1∼0.2㎛ 정도의 두께를 갖도록 증착시킨 후, 상기 증착된 금속을 패터닝하여 형성한다. 제1 상부 전극 연결 부재(230) 및 제2 상부 전극 연결 부재(231)는 각기 제1 상부 전극(200) 및 제2 상부 전극(201)과 공통 전극선(240)을 연결한다.The via contact 280, the first lower electrode connecting member 290, the second lower electrode connecting member 291, the first upper electrode connecting member 230, and the second upper electrode connecting member 231 are each platinum or Platinum-tantalum is deposited using a sputtering method or a chemical vapor deposition method to have a thickness of about 0.1 to 0.2 μm, and then the deposited metal is patterned. The first upper electrode connecting member 230 and the second upper electrode connecting member 231 connect the first upper electrode 200, the second upper electrode 201, and the common electrode line 240, respectively.
제1 하부 전극(180)의 돌출부는 제1 하부 전극 연결 부재(290) 및 비어 컨택(280)을 통하여 제1 금속층(135)의 드레인 패드와 연결되며, 제2 하부 전극(181)의 돌출부는 제2 하부 전극 연결 부재(291) 및 비어 컨택(280)을 통하여 드레인 패드와 연결된다.The protrusion of the first lower electrode 180 is connected to the drain pad of the first metal layer 135 through the first lower electrode connecting member 290 and the via contact 280, and the protrusion of the second lower electrode 181. The second lower electrode connecting member 291 and the via contact 280 are connected to the drain pad.
도 6e를 참조하면, 제2 희생층(300)을 형성하기 위하여, 먼저 제1 액츄에이팅부(210), 제2 액츄에이팅부(211) 및 지지 요소(175)의 상부에 비정질 규소(amorphous silicon)를 플라즈마 증대 화학 기상 증착 방법을 사용하여 약 1000∼3000Å 정도의 두께로 증착시켜 비정질 규소층(300a)을 형성한다. 이러한 비정질 규소는 액티브 매트릭스(100)로부터 비롯되는 단차를 극복하고 화학 기계적 연마 방법을 이용하여 평탄화할 만큼 충분한 두께로 적층함에 어려움이 있으므로, 비정질 규소층(300a)의 상부에 다결정 규소를 저압 화학 기상 증착(LPCVD) 방법을 사용하여 제1 액츄에이팅부(210) 및 제2 액츄에이팅부(211)를 충분히 덮을 수 있는 높이를 갖도록 다결정 규소층(300b)을 형성하여 제2 희생층(300)을 완성한다. 이러한 비정질 규소는 제1 상부 전극(200)과 제1 하부 전극(180) 및 제2 상부 전극(201)과 제2 하부 전극(181)을 구성하는 백금 등의 금속에 대하여 우수한 접착성을 가지므로, 금속층 상에만 다결정 규소를 증착할 때에 비하여, 비정질 규소층(300a)의 상부에 다결층 규소층(300b)을 형성할 경우, 다결층 규소층(300b)이 현저하게 균일하고 용이하게 형성할 수 있으므로 비정질 규소층(300a) 및 다결정 규소층(300b)으로 이루어지는 제2 희생층(300)의 접착성 및 평탄도를 크게 향상시킬 수 있다.Referring to FIG. 6E, in order to form the second sacrificial layer 300, amorphous silicon is first formed on the first actuating part 210, the second actuating part 211, and the support element 175. ) Is deposited to a thickness of about 1000 to 3000 kPa using a plasma enhanced chemical vapor deposition method to form an amorphous silicon layer 300a. Since the amorphous silicon has difficulty in laminating the thickness resulting from the active matrix 100 and having a sufficient thickness to be flattened using a chemical mechanical polishing method, the polycrystalline silicon is deposited on the amorphous silicon layer 300a at a low pressure chemical vapor phase. The second sacrificial layer 300 is formed by forming a polycrystalline silicon layer 300b to have a height sufficient to cover the first actuating part 210 and the second actuating part 211 using an LPCVD method. Complete Since such amorphous silicon has excellent adhesion to metals such as platinum constituting the first upper electrode 200, the first lower electrode 180, and the second upper electrode 201 and the second lower electrode 181. In contrast, when the polysilicon layer 300b is formed on the amorphous silicon layer 300a, the polysilicon layer 300b can be remarkably uniform and easily formed when the polycrystalline silicon is deposited only on the metal layer. Therefore, the adhesion and flatness of the second sacrificial layer 300 including the amorphous silicon layer 300a and the polycrystalline silicon layer 300b can be greatly improved.
계속하여, 상기 제2 희생층(300)의 상부가 평탄한 면을 갖도록 화학 기계적 연마(CMP) 방법을 이용하여 제2 희생층(300)의 표면을 평탄화 시킨다. 계속하여, 거울(260) 및 포스트(250)를 형성하기 위하여 제2 희생층(300)을 패터닝함으로써, 상기 사각 고리 형성을 갖는 지지층(170) 중 지지 라인(174)과 인접하지 않고 평행하게 형성된 부분의 일부를 노출시킨다. 다음에, 상기 노출된 지지층(170)의 일부 및 제2 희생층(300)의 상부에 반사성을 갖는 알루미늄(Al)과 같은 금속을 스퍼터링 방법 또는 화학 기상 증착 방법을 사용하여 적층하고 상기 증착된 금속을 패터닝하여 사각 평판의 형상을 갖는 거울(260)과 거울(260)을 지지하는 포스트(250)를 동시에 형성한다.Subsequently, the surface of the second sacrificial layer 300 is planarized by using a chemical mechanical polishing (CMP) method such that an upper portion of the second sacrificial layer 300 has a flat surface. Subsequently, the second sacrificial layer 300 is patterned to form the mirrors 260 and the posts 250, thereby forming parallel to the support lines 174 of the support layers 170 having the rectangular ring formation without being adjacent to each other. Expose part of the part. Subsequently, a metal such as aluminum (Al) having reflective properties is deposited on a portion of the exposed support layer 170 and the second sacrificial layer 300 by using a sputtering method or a chemical vapor deposition method. By patterning to form a mirror 260 having a shape of a square plate and a post 250 for supporting the mirror 260 at the same time.
그리고, 플루오르화 크세논(XeF2) 또는 플루오르화 브롬(BrF2)을 사용하여 상기 제1 희생층(160) 및 제2 희생층(300)을 동시에 제거하고 세정 및 건조 처리를 수행하여 도 4에 도시한 바와 같은 AMA 소자를 완성한다. 상기와 같이 제2 희생층(300)이 제거되면 제2 희생층(300)의 위치에 제2 에어 갭(310)이 형성되고 제1 희생층(160)이 제거되면 제1 희생층(160)의 위치에 제1 에어 갭(165)이 형성된다.In addition, the first sacrificial layer 160 and the second sacrificial layer 300 are simultaneously removed using xenon fluoride (XeF 2 ) or bromine fluoride (BrF 2 ), and the cleaning and drying treatments are performed. The AMA element as shown is completed. As described above, when the second sacrificial layer 300 is removed, the second air gap 310 is formed at the position of the second sacrificial layer 300, and when the first sacrificial layer 160 is removed, the first sacrificial layer 160 is removed. The first air gap 165 is formed at the position of.
상술한 본 발명에 따른 박막형 광로 조절 장치에 있어서, 외부로부터 전달된 제1 신호는 액티브 매트릭스(100)에 내장된 MOS 트랜지스터(120), 제1 금속층(135)의 드레인 패드, 비어 컨택(280) 및 제1 하부 전극 연결 부재(290)를 통해 제1 하부 전극(180)에 인가되며, MOS 트랜지스터(120), 제1 금속층(135)의 드레인 패드, 비어 컨택(280) 및 제2 하부 전극 연결 부재(291)를 통해 제2 하부 전극(181)에도 상기 제1 신호가 인가된다. 동시에, 제1 상부 전극(200)에는 외부로부터 공통 전극선(240) 및 제1 상부 전극 연결 부재(230)를 통하여 제2 신호가 인가되고 제2 상부 전극(201)에도 공통 전극선(240) 및 제2 상부 전극 연결 부재(231)를 통해 제2 신호가 인가된다. 따라서, 제1 상부 전극(200)과 제1 하부 전극(180) 사이에 전위차에 따른 제1 전기장이 발생하며, 제2 상부 전극(201)과 제2 하부 전극(181) 사이에 전위차에 따른 제2 전기장이 발생하게 된다. 상기 제1 전기장에 의하여 제1 상부 전극(200)과 제1 하부 전극(180) 사이에 형성된 제1 변형층(190)이 변형을 일으키며, 동시에 상기 제2 전기장에 의하여 제2 상부 전극(201)과 제2 하부 전극(181) 사이에 형성된 제2 변형층(191)이 변형을 일으킨다.In the above-described thin film type optical path control apparatus according to the present invention, the first signal transmitted from the outside is the MOS transistor 120 embedded in the active matrix 100, the drain pad of the first metal layer 135, and the via contact 280. And a first lower electrode 180 applied through the first lower electrode connection member 290 and connected to the MOS transistor 120, the drain pad of the first metal layer 135, the via contact 280, and the second lower electrode. The first signal is also applied to the second lower electrode 181 through the member 291. At the same time, a second signal is applied to the first upper electrode 200 through the common electrode line 240 and the first upper electrode connecting member 230 from the outside, and the common electrode line 240 and the second upper electrode 201 are also applied to the first upper electrode 200. The second signal is applied through the second upper electrode connecting member 231. Therefore, a first electric field is generated between the first upper electrode 200 and the first lower electrode 180 according to the potential difference, and the first electric field is generated between the second upper electrode 201 and the second lower electrode 181. 2 An electric field is generated. The first strained layer 190 formed between the first upper electrode 200 and the first lower electrode 180 causes deformation by the first electric field, and simultaneously the second upper electrode 201 by the second electric field. And the second strained layer 191 formed between the second lower electrode 181 cause deformation.
제1 변형층(190) 및 제2 변형층(191)이 각기 제1 전기장 및 제2 전기장에 대하여 직교하는 방향으로 수축함에 따라 제1 변형층(190)을 포함하는 제1 액츄에이팅부(210)와 제2 변형층(191)을 포함하는 제2 액츄에이팅부(211)는 각기 소정의 각도로 휘게 된다. 제1 액츄에이팅부(210) 및 제2 액츄에이팅부(211)가 소정의 각도로 휘어짐에 따라 그 하부의 지지층(170)도 함께 소정의 각도로 휘어진다.As the first strained layer 190 and the second strained layer 191 contract in a direction orthogonal to the first electric field and the second electric field, respectively, the first actuator 210 including the first strained layer 190. ) And the second actuating part 211 including the second deformable layer 191 are each bent at a predetermined angle. As the first actuating part 210 and the second actuating part 211 are bent at a predetermined angle, the lower support layer 170 is also bent at a predetermined angle.
광원으로부터 입사되는 빛을 반사하는 거울(260)은 포스트(250)에 의해 지지되어 제1 액츄에이팅부(210) 및 제2 액츄에이팅부(211)의 상부에 형성되어 있으므로 지지층(170)과 함께 경사진다. 따라서, 거울(260)은 입사광을 소정의 각도로 반사하며, 반사된 광은 슬릿을 통과하여 스크린에 화상을 맺게 된다.The mirror 260 reflecting the light incident from the light source is supported by the post 250 and is formed on the first actuator 210 and the second actuator 211, and thus, together with the support layer 170. Incline Accordingly, the mirror 260 reflects incident light at a predetermined angle, and the reflected light passes through the slit to form an image on the screen.
본 발명에 따른 광로 조절 장치 및 제조 방법에 의하면, 지지 요소, 제1 및 제2 액츄에이팅부의 상부에 금속에 대하여 접착성이 우수한 비정질 규소층 및 그 상부에 증착된 다결정 규소층을 갖는 제2 희생층을 형성함으로써, 제2 희생층을 용이하게 형성하고 제2 희생층의 균일성 및 그 평탄도를 향상시킬 수 있다. 따라서, 제2 희생층의 상부에 형성되는 거울의 수평도를 향상시켜 결국 스크린에 투영되는 화상의 화질을 개선할 수 있다.According to the optical path control apparatus and manufacturing method according to the present invention, there is provided a support element, an amorphous silicon layer having excellent adhesion to a metal on top of a first and second actuating portion, and a second silicon layer deposited on the top. By forming the sacrificial layer, the second sacrificial layer can be easily formed and the uniformity and flatness of the second sacrificial layer can be improved. Therefore, the horizontality of the mirror formed on the upper portion of the second sacrificial layer can be improved, and thus the image quality of the image projected onto the screen can be improved.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980025186A KR20000003886A (en) | 1998-06-29 | 1998-06-29 | Method for manufacturing a thin film actuated mirror array |
Applications Claiming Priority (1)
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KR1019980025186A KR20000003886A (en) | 1998-06-29 | 1998-06-29 | Method for manufacturing a thin film actuated mirror array |
Publications (1)
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KR20000003886A true KR20000003886A (en) | 2000-01-25 |
Family
ID=19541678
Family Applications (1)
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KR1019980025186A KR20000003886A (en) | 1998-06-29 | 1998-06-29 | Method for manufacturing a thin film actuated mirror array |
Country Status (1)
Country | Link |
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KR (1) | KR20000003886A (en) |
-
1998
- 1998-06-29 KR KR1019980025186A patent/KR20000003886A/en not_active Application Discontinuation
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