KR19990083241A - 동기식 파이프라인 버스트 메모리 및 그 동작 방법 - Google Patents

Abstract

동기식 파이프라인 버스트 메모리(20)는 종래의 파이프라이닝 규칙을 변경함으로써 고속으로 동작할 수 있다. 메모리(20)는 주기적인 클록 신호의 제 1사이클동안 버스트 어드레스를 래치하는 어드레스 레지스터(24)를 포함한다. 버스트 어드레스는 비동기식 메모리 코어(40)의 입력으로 드라이브되지만, 비동기식 메모리(40)로부터 출력된 데이터는 제 1사이클 바로 다음의 주기적인 클록 신호의 제 2사이클후에 발생하는 주기적인 클록 신호의 제 3사이클까지 래치되지 않는다. 메모리(20)는 버스트 사이클을 완료하도록 주기적인 클록신호의 연속적인 사이클동안 버스트의 연속적인 데이터 요소를 출력한다.

Description

동기식 파이프라인 버스트 메모리 및 그 동작 방법{Synchronous pipelined burst memory and method for operating same}

본 발명은 일반적으로 집적회로 메모리, 특히 버스트로 데이터를 제공할 수 있는 동기식 집적회로 메모리에 관한 것이다.

고속 메모리, 특히 고속 정적 랜덤 액세스 메모리(SRAM)는 탁상용 계산 및 통신 분야에서 중요하다. 이러한 메모리는 전형적으로 데이터 프로세서용 캐시에 이용된다. 캐시 메모리는 대형이지만 속도가 느린 주 메모리 내에 위치된 데이터 국부 복사부를 포함하는 비교적 고속의 메모리이다. 캐시 메모리는 일단 데이터 프로세서가 특정 어드레스에 있는 데이터 요소를 액세스하면 인접 어드레스에 있는 데이터 요소들에도 액세스할 확률이 높기 때문에 시스템 성능을 개선한다. 캐시 메모리를 가능한 고속으로 만들면, 데이터 프로세서가 고속을 동작할 수 있기 때문에 캐시 메모리는 시스템 성능을 개선시킨다.

캐시 메모리에 대한 액세스 속도를 높이기 위한 한 기술은 버스트 사이클을 사용하는 것이다. 버스트 사이클 동안, 데이터 프로세서는 모듈로 방식으로 액세스 메모리에 대해 클러스터되거나 연속적인 일련의 메모리 위치들로부터 데이터를 페치한다. 버스트의 초기 액세스 동안, 데이터 프로세서는 메모리에 버스트 어드레스를 제공한다. 메모리는 버스트 어드레스에 의해 선택된 워드 라인을 활성화시키며 버스트 전반에 워드 라인의 활성화를 유지한다. 활성화된 워드 라인을 따라 배치된 모든 메모리 셀은 대응하는 비트 라인 쌍에 차동 전압을 제공한다. 열 디코더는 버스트의 그러한 부분에 선택된 데이터 요소에 대응하는 비트 라인쌍의 부세트를 선택한다. 다음, 선택된 비트 라인쌍 사이에서 발생된 차동 전압이 감지되고, 최종 출력전에 증폭된다. 다음의 사이클에서, 버스트의 다른 데이터 요소에 대응하는 비트 라인쌍의 다른 부세트가 선택된다. 어드레스 디코딩, 워드라인 선택, 및 드라이브, 그리고 비트 라인 차별이 이미 실행되었기 때문에, 버스트의 다음 사이클들은 매우 빠르게 된다.

일반적으로 공지된 다른 기술은 데이터 프로세서의 클록 신호와 메모리들을 동기시키는 것이다. 데이터 프로세서는 버스로부터 동기적으로 데이터를 액세스하기 때문에, 메모리는 그 내부 동작을 제어하기 위해 유용한 클록 신호의 이점을 취할 수 있다.

동기식 메모리에 적용 가능한 또 다른 기술은 파이프라이닝이다. 파이프라이닝은 복합 작업을 일련의 작은 부작업들로 분할한다. 각각의 부작업은 비동기식 회로에 의해 수행된다. 각각의 비동기식 회로사이에는 클록 주기적 신호와 동기하여 다음 스테이지에 적용되는 이전 파이프라인 스테이지의 출력을 포착하는 파이프라인 레지스터가 있게 된다. 파이프라이닝은 다수의 연산에 대한 다른 부작업이 병렬로 수행되도록 하여 성능을 향상시킨다.

예를들어 파이프라이닝을 광범위하게 사용하는 데이터 프로세서 분야에서, 프로그램 명령의 실행은 5-스테이지 파이프라인으로 실행될 수 있으며, 5-스테이지는 명령 페치 스테이지, 명령 디코드 스테이지, 오퍼랜드 페치 스테이지, 실행 스테이지 및 재기록 스테이지를 포함한다. 예컨대, 하나의 명령이 다시 기록되면 제 2명령이 실행될 수 있고, 제 3 명령이 오퍼랜드 페치를 수행할 수 있는 등으로 되기 때문에, 이러한 5-스테이지 파이프라인으로 성능이 향상될 수 있다.

파이프라이닝은 또한 버스트 액세스가 중첩 부작업들로 용이하게 분할될 수 있기 때문에 동기식 버스트 메모리 장치에 적용된다. 예를들어, 공지된 동기식 메모리 파이프라인은 어드레스 입력 스테이지, 어드레스 사전 디코딩 스테이지, 어레이 액세스 스테이지, 및 데이터 출력 스테이지를 포함한다. 파이프라이닝 규칙에 따라, 이러한 메모리는 전체 3개의 레지스터가 되도록 각 스테이지사이에 하나의 레지스터를 포함한다. 이러한 메모리가 4개의 데이터 요소를 요구하는 버스트 액세스를 수신할 때, 제 1 액세스는 어드레스 입력 및 데이터 출력사이에 4개의 사이클을 취하지만, 파이프라이닝의 특성으로 인해 다음의 액세스들은 각각 하나의 사이클을 취한다. 따라서, 이 메모리는 "4-1-1-1" 메모리로 표시된다.

하지만, 시간이 경과함에 따라, 데이터 프로세서가 점점 더 빠른 클록에 의해 클록되기 때문에 종래의 파이프라인 메모리는 회로를 더 분할하지 않고서 그리고 더 많은 파이프라인 스테이지를 부가하지 않고서는 파이프라인의 각 스테이지를 통해 모든 신호를 전개하기가 어렵다.

따라서, 본 발명의 목적은 파이프라인에 대한 추가적인 스테이지를 부가하지 않고서 더 빠른 클록 속도로 동작할 수 있는 동기식 파이프라인 버스트 메모리를 제공하는데 있다.

도 1은 본 발명에 따른 고속 동기식 파이프라인 버스트 정적 랜덤 액세스 메모리(SRAM)의 불록도.

도 2는 도 1의 메모리에 대한 타이밍도.

@도면의 주요부분에 대한 부호의 설명@

22: 어드레스 입력 버퍼 24: 어드레스 레지스터

26: 동기 제어 회로 28: 데이터 레지스터

30: 데이터 출력 버퍼 40: 비동기식 메모리 코어

42: 어드레스 프리디코더 44: 행 디코더

46: 열 디코더/선택 회로 48: 감지 증폭기

52: 메모리 셀

이러한 메모리는 본 발명에 의해 제공되며, 본 발명의 특징 및 장점은 첨부된 도면을 참조로하여 이하의 상세한 설명으로부터 명확히 이해될 것이다.

도 1은 본 발명에 따른 동기식 파이프라인 버스트 메모리(20)의 블록도이다. 메모리(20)는 통상적으로 어드레스 입력 버퍼(22), 어드레스 레지스터(24), 동기 제어회로(26), 데이터 레지스터(28), 데이터 출력 버퍼(30) 및 비동기식 메모리 코어(40)를 포함한다. 어드레스 입력 버퍼(22)는 대응하는 집적회로 본딩 패드를 통해 "SA0-SA15"로 표시된 16비트 입력 어드레스 신호를 수신하는 입력 단자와, 버퍼링된 어드레스 신호를 제공하는 출력 단자를 포함한다. 어드레스 레지스터(24)는 어드레스 입력 버퍼(22)의 출력단자에 접속된 입력 단자와, "래치 어드레스"로 표시된 신호를 수신하는 제어 입력 단자와, 비동기식 메모리 코어(40)의 입력단자에 접속된 출력 단자를 포함한다. 동기 제어회로(26)는 "K"로 표시된 주기적인 클록 신호를 수신하는 제 1 입력 단자와,로 표시된 어드레스 상태 제어 신호를 수신하는 제 2 입력단자와, 래치 어드레스 신호를 제공하는 제 1 출력 단자와, "증분"으로 표시된 신호를 제공하는 제 2 출력 단자와, "래치 데이터"로 표시된 신호를 제공하는 제 3 출력 단자를 포함한다. 데이터 레지스터(28)는 비동기식 메모리 코어(40)의 출력단자에 접속된 입력단자와, 래치 데이터 신호를 수신하는 제어 입력 단자와, 출력 단자를 포함한다. 데이터 출력 버퍼(30)는 데이터 레지스터(28)의 출력단자에 접속된 입력단자와, "DQ0-DQ31"로 표시된 32비트 데이터 신호를 대응하는 집적회로 본딩 패드에 제공하는 출력단자를 포함한다.

비동기식 메모리 코어(40)는 어드레스 프리디코더(42), 행 디코더(44), 열 디코더/선택 회로(46), 감지 증폭기(amps)(48) 및 메모리 어레이(50)를 포함한다. 어드레스 프리디코더(42)는 어드레스 레지스터(24)의 출력단자에 접속된 입력단자와, 출력단자를 포함한다. 행 디코더(44)는 어드레스 프리디코더(42)의 출력단자에 접속된 입력단자와, 메모리 어레이(5)에 접속된 출력단자를 포함한다. 열 디코더/선택 회로(46)는 어드레스 프리디코더(42)의 출력단자에 접속된 어드레스 입력 단자와, 증분 신호를 수신하는 제어 입력 단자와, 메모리 어레이(50)에 접속된 제 1 데이터 단자와, 제 2 데이터 단자를 포함한다. 감지 증폭기(48)는 열 디코더/선택 회로(46)의 제 2 데이터 단자에 접속된 입력 단자와, 데이터 레지스터(28)의 입력단자에 접속된 출력단자를 포함한다.

메모리 어레이(50)는 워드 라인과 비트 라인쌍이 교차하는 매트릭스를 포함하는 고속 정적 랜덤 액세스 메모리(SRAM) 어레이이며, 워드 라인 및 비트 라인쌍의 교점에는 각 메모리 셀이 배치되어 있다. 도 2에는 비트 라인(56, 58)으로 형성된 비트 라인쌍 및 워드 라인(54)에 접속된 대표적인 메모리 셀(52)이 도시되어 있다. 바람직하게, 메모리 어레이(50)는 단일 어레이가 아니라, 실제적으로 각 4분 구간내에서 다중 부블록을 가진 4분 구간으로 분할된 한세트의 어레이이다. 그러나, 메모리(20)의 특정 밀도와 보다 작은 부어레이, 4분 구간, 블록등으로의 메모리 어레이(50)의 조직화는 본 발명에서 중요하지 않으며 더 설명하지 않을 것이다.

통상적인 동작에서, 비동기식 메모리 코어(40)는 단일칩 비동기식 SRAM과 유사한 기능을 한다. 액세스 사이클에 응답하여, 비동기식 메모리 코어(40)는 어드레스를 두개의 부분으로 디코딩한다. 제 1 부분은 어드레스 프리디코더(42)에 의해 수행된다. 어드레스 프리디코더(42)는 어드레스 레지스터(24)에 저장된 버퍼링된 어드레스를 수신하여, 한세트의 프리디코딩된 신호를 발생시키며, 프리디코딩된 신호의 일부는 행 디코더(44)에 입력되며 프리디코딩된 신호의 다른 일부는 열 디코더/선택 회로(46)에 입력된다. 행 디코딩(선택된 구조에서)과 관련된 신호는 단일 워드라인을 활성화시키는 행 디코더(44)에 입력된다. 예를들어, 워드라인(54)의 활성화에 응답하여, 메모리 셀(52)은 그 메모리 셀내에 저장된 논리상태를 나타내는 비트 라인(56, 58)사이에 차동 전압을 구동시킨다. 차동 전압은 매우 낮으며, 비트 라인은 감지 증폭기(48)가 메모리 셀(52)의 논리 상태를 정확하게 감지할 수 있기 전에 임의의 양으로 전압을 분리해야 한다. 증분 신호에 응답하여, 열 디코더/선택 회로(46)는 워드라인(54)에 대응하는 행에 따라 연속적인 데이터 요소를 산출하기 위해 소정의 증분 구조(모듈로와 같은)에 따르는 열 어드레스를 증분시킨다.

메모리(20)는 성능을 개선하기 위하여 파이프라이닝된다. 어드레스 신호 SA0-SA15는 신호 K가 로우(low)에서 하이(high)로 전이될 때 어드레스 입력 버퍼(22)의 입력에서 셋업된다. 이 입력 어드레스는 래치 어드레스 신호에 응답하여 어드레스 레지스터(24)로 래치된다. 동기 제어회로(26)는 입력 신호가 활성화될 때 신호 K가 하이에서 로우로 전이된 후의 지연시간에 제 1클록주기 동안 래치 어드레스 신호를 활성화시킨다. 따라서, 입력 어드레스 SA0-SA15는 비동기식 메모리 코어(40)에서 구동된 버스트 어드레스를 나타낸다.

비동기식 메모리 코어(40)는 선택된 어드레스에서 데이터의 단일 워드를 선택하기 위하여 어드레스 프리디코딩 그리고 행 및 열 디코딩을 수행한다. 행 디코더/선택 회로(46)는 선택된 비트 라인을 감지 증폭기(48)를 접속한다. 이들 비트 라인은 액세스된 메모리 셀의 논리 상태를 나타내기 위하여 그들 사이에 작은 차동전압을 발생시킨다. 그 다음에, 감지 증폭기(48)는 그것의 출력단자에서 큰 싱글-엔드 전압을 제공하기 위하여 작은 차동 전압을 감지 및 증폭한다.

종래의 파이프라인 버스트 메모리 장치의 동작속도는 비동기식 메모리 코어(40)를 통한 지연에 의해 제한된다. 만일 클록 신호 K가 임의의 주파수를 초과하면, 그것의 주기는 그를 통해 전송되는 신호가 다음 K 사이클전에 출력에서 유효하지 않을 만큼 짧다. 이러한 문제점을 해결하기 위한 종래에는 비동기식 메모리 코어(40)의 회로를 두 개의 작은 부회로로 분할하기 위해 추가 파이프라인 레지스터를 부가했다. 이와 같은 접근 방법은 액세스를 위한 추가 사이클과 추가 레지스터를 부가한다.

그러나, 본 발명에 따르면, 메모리(20)는 종래의 파이프라이닝 규칙을 변경함으로써 상기 문제점을 해결한다. 메모리(20)는 제 1 K사이클동안 래치 어드레스 신호를 활성화시키나, 다음의 제 2K 사이클동안 래치 데이터를 활성화시키지 않는다. 동기 제어회로(26)는 다음 L사이클 또는 임의의 다음 K사이클중 하나인 제 3 K사이클동안 래치 데이터 신호만을 활성화시킨다.

이들 경우들의 타이밍은 도 1의 타이밍도를 기술하는 도 2를 참조로하여 더 잘 이해될 것이다. 도 2에서, 수평축은 시간을 나타내며, 수직축은 다양한 신호의 전압을 나타낸다. 메모리(20)는 주기적인 클록신호인 신호 K가 로우에서 하이로 전이될 때 내부 이벤트를 동기시킨다. K는 전형적으로 데이터 프로세서의 내부 클록 주파수의 일부분인 주파수를 가지는 버스 클록신호이다. 도 2에는 "T1", "T2"등으로 표시되고 K클록이 연속적으로 로우에서 하이로 전이될 때 측정된 K클록의 완전한 사이클이 도시되어 있다. T1의 로우에서 하이로의 전이는 T1의 "상승 에지를 나타낸다.

데이터 프로세서는 신호 라인 SA0-SA15상에 유효 어드레스를 배치시켜서 제어신호를 활성화시킴으로써 버스트 액세스를 시작한다. 도 2에 도시된 바와같이, 데이터 프로세서는 "T1"으로 표시된 다음 K 클록 사이클의 상승 에지전의 K 클록 사이클동안 이들 신호를 활성화시킨다.

T1의 상승 에지에서 신호의 활성화에 응답하여, 동기 제어회로(26)는 어드레스 레지스터(24)에 SA0-SA15를 래치시키기 위하여 래치 어드레스 신호를 활성화시킨다. 어드레스 레지스터(24)에 의해 출력되는 새로운 어드레스에 응답하여, 어드레스 프리디코더(42) 및 행 디코더(44)는 워드라인(54)과 같은 워드라인의 활성화를 야기하는 행 디코딩 기능을 함께 수행한다. 워드라인(54)의 활성화는 그 라인상에 배치된 모든 메모리 셀이 워드라인(54)상의 대응하는 메모리 셀에 저장된 비트의 논리상태에 기초하여 비트라인(이전에 미리 충전되어 동일하게 된)을 구별짓도록 한다. 비트라인은 비교적 느리게 구별되나 정확하게 감지되어 증폭될 수 있도록 명확히 구별된다. 어드레스 프리디코더(42) 및 열 디코더/선택 회로(46)는 열 디코딩 기능을 함께 수행하며 버스트 사이클의 제 1 데이터 요소를 먼저 선택한다.

동기 제어회로(26)는 T3의 상승 에지에서 래치 데이터 신호를 활성화시키며, 메모리(20)는 그 다음의 지연시간동안 액세스된 데이터를 출력한다. 동기 제어 회로(26)는 T2 의 상승 에지에서는 어떠한 파이프라인 레지스터도 활성화시키지 않는다.

버스트 액세스에 대한 다음 과정은 이하와 같다. T3의 상승 에지에서, 동기 제어회로(26)는 열 디코더/선택 회로(46)에 증분 신호를 전송한다. 증분 신호의 수신에 응답하여, 열 디코더/선택 회로(46)는 버스트의 다음 데이터 요소를 선택하기 위하여 열 어드레스를 변화시킨다. 행 어레드레스는 영향받지 않는다. 이러한 데이터는 T3의 나머지 주기동안 감지된다. T4의 상승 에지에 의해, 이러한 데이터는 데이터 레지스터(28)의 입력에서 유효하며, 동기 제어회로(26)는 상기 데이터가 상기 클록 에지에서 데이터 레지스터(28)에 래치되도록 한다. 그 다음에, 이 데이터 요소는 이 이후의 지연시간동안 외부 핀상에서 유효하며 T5의 상승 에지에서 데이터 프로세서에 의해 래치될 수 있다. 버스트의 다음 액세스도 동일한 방식으로 진행된다.

메모리(20)는 워드 라인 활성화의 초기에서 충분한 비트 라인 구별까지의 시간이 추가 파이프라이닝에 적합하지 않다는 사실의 장점을 취한다. 더욱이, 이들 신호 라인이 길고 큰 용량을 가지기 때문에 워드 라인을 활성화시키고 비트 라인을 구별하기 까지 충분한 시간이 걸린다. 종래의 파이프라이닝 규칙을 변경함으로써, 워드 라인 활성화가 제 1 사이클(T2)동안 시작되어 선택된 메모리 셀이 접속되는 비트 라인과 한 사이클이상의 메모리 셀이 구별되도록 한다. 메모리(20)는 어드레스 프리디코더(42)가 래치되는 경우 보다 비트 라인을 더 명확하게 구별하기 위해서 충분한 시간을 허용하기 때문에, 감지능력이 향상될 것이다.

본 발명이 바람직한 실시예에 의해 설명되었지만, 본 발명이 여러 방식으로 변경될 수 있으며 앞서 기술된 실시예와 다른 여러 실시예를 가정할 수 있는 것은 당업자에게 명백할 것이다. 예를들어, 파이프라이닝 기술은 버스트 사이클에 응답할 수 있으며, SRAM, 동적 랜덤 액세스 메모리(DRAM), 판독전용 메모리(ROM), 프로그램가능 ROM(PROM), 소거가능 PROM(EPROM), 전기적 소거가능 PROM(EEPROM), 블록 소거가능(플래시)EEPROM 등을 포함하는 여러 형태의 메모리에 적용할 수 있다. 또한, 본 발명에 따른 메모리는 4-1-1-1 외에 다른 형태의 버스트를 지원할 수 있다. 더욱이, 메모리(20)가 단지 버스트 액세스만을 수행하지만, 파이프라이닝 기술은 단일 사이클 액세스를 수행하는 메모리에 사용될 수 있다. 따라서, 첨부된 청구범위는 본 발명의 진정한 범위에 포함되는 모든 변경을 포함하도록 의도되었다.

메모리 코어가 메모리 어레이, 행 디코더 수단, 열 디코더 수단 및 감지 증폭기 수단을 포함하는 것은 본 발명의 한 특징이다. 메모리 어레이는 다수의 워드라인과, 다수의 비트 라인쌍과, 상기 다수의 각 워드 라인 및 다수의 각 비트 라인쌍의 교점에 배치된 다수의 메모리 셀을 포함한다. 행 디코더 수단은 어드레스 레지스터 및 메모리 어레이에 접속되며, 버스트 어드레스에 의해 결정된 다수의 워드 라인중 한 워드 라인을 활성화시킨다. 열 디코더 수단은 어드레스 레지스터 및 메모리 어레이에 접속되며, 다수의 워드 라인 중 선택된 워드 라인상에 배치된 메모리 셀의 대응 부분을 선택함으로써 제 1 데이터 요소 및 제 2 데이터 요소의 비트를 나타내는 차동 전압을 제공한다. 감지 증폭기 수단은 열 디코더 수단 및 데이터 레지스터에 접속되며, 차동 전압을 증폭하고 대응하는 증폭된 전압을 데이터 레지스터에 제공함으로써 제 1 데이터 요소 및 제 2 데이터 요소를 감지한다.

본 발명의 다른 특징은 메모리가 집적회로로서 실행되는 것이다.

동기식 파이프라인 버스트 메모리를 동작시키기 위한 방법이, 버스트 어드레스에 응답하여 제 3 및 제 4 데이터 요소를 선택하는 스테이지와, 적어도 하나의 사이클만큼 제 3사이클 바로 다음에 있는 주기적인 클록 신호의 제 4 사이클 동안 주기적인 클록 신호의 소정 전이에 응답하여 데이터 레지스터에 제 3 데이터 요소를 래치하는 스테이지와, 제 3 데이터 요소를 출력하는 스테이지와, 제 4 사이클 바로 다음의 주기적인 클록 신호의 제 5 사이클 동안 주기적인 클록 신호의 소정 전이에 응답하여 데이터 레지스터에 제 4 데이터 요소를 래치하는 스테이지와, 제 5데이터 요소를 출력하는 스테이지를 포함하는 것은 본 발명의 또 다른 특징이다.

본 발명은 파이프라인의 스테이지를 부가하지 않고 더 빠른 클록 속도로 동작할 수 있는 동기식 파이프라인 버스트 메모리를 제공할 수 있는 효과를 가진다.

Claims (5)

1. 동기식 파이프라인 버스트 메모리(20)에 있어서:

   버스트 어드레스를 수신하는 입력 단자, 출력 단자 및 제어 입력 단자를 가지는 어드레스 레지스터(24);

   상기 어드레스 레지스터(24)의 상기 출력 단자에 접속된 어드레스 입력 단자, 및 상기 버스트 어드레스에 응답하여 제 1 데이터 요소와 제 2 데이터 요소를 순차적으로 제공하는 출력단자를 가지는 메모리 코어(40);

   상기 메모리 코어(40)의 출력 단자에 접속된 입력 단자, 상기 메모리(20)의 출력 단자에 접속된 출력 단자, 및 제어 입력 단자를 가지는 데이터 레지스터(28); 및

   주기적 클록 신호를 수신하는 제 1 입력 단자, 버스트 어드레스 제어 신호를 수신하는 제 2 입력 단자, 상기 어드레스 레지스터(24)의 상기 제어 입력 단자에 접속되어 상기 단자에 제 1 제어 신호를 제공하기 위한 제 1 출력 단자, 및 상기 데이터 레지스터(28)의 상기 제어 입력 단자에 접속되어 상기 단자에 제 2 제어 신호를 제공하기 위한 제 2 출력 단자를 가지는 동기 제어 회로(26)를 포함하며,

   상기 버스트 어드레스 제어 신호의 활성화에 응답하여, 상기 동기 제어 회로(26)는 상기 주기적 클록 신호의 제 1 사이클 동안 상기 제 1 제어 신호를 활성화시키며 상기 주기적 클록 신호의 적어도 한 사이클 만큼 상기 제 1 사이클에 이어지는 상기 주기적 클록 신호의 제 2 사이클 동안 상기 제 2 제어 신호를 활성화시키는 동기식 파이프라인 버스트 메모리.
2. 제 1 항에 있어서, 상기 메모리 코어(40)는 상기 제 2 사이클 동안 상기 제 1데이터 요소를 제공하며, 상기 제 2 사이클 바로 다음의 상기 주기적 클록 신호의 제 3 사이클 동안 상기 제 2 데이터 요소를 제공하는 동기식 파이프라인 버스트 메모리.
3. 제 2 항에 있어서, 상기 동기 제어 회로(26)는 상기 제 2 사이클 및 상기 제 3 사이클 동안 상기 제 2 제어 신호를 활성화시키는 동기식 파이프라인 버스트 메모리.
4. 제 3 항에 있어서, 상기 메모리 코어(40)는 상기 제 3 사이클 바로 다음의 상기 주기적 클록 신호의 제 4 사이클 동안 제 3 데이터 요소를 제공하고, 상기 제 4 사이클 바로 다음의 상기 주기적 클록 신호의 제 5 사이클 동안 제 4 데이터 요소를 제공하며, 상기 동기 제어 회로(26)는 상기 제 4 사이클 및 상기 제 5 사이클동안 상기 제 2 제어 신호를 활성화시키는 동기식 파이프라인 버스트 메모리.
5. 동기식 파이프라인 버스트 메모리(20)를 동작시키는 방법에 있어서,

   상기 동기식 파이프라인 버스트 메모리(20)에 대한 버스트 액세스를 검출하는 단계;

   주기적 클록 신호의 제 1 사이클 동안 상기 주기적 클록 신호의 소정 전이에 응답하여 어드레스 레지스터(24)에 버스트 어드레스를 래치하는 단계;

   상기 버스트 어드레스에 응답하여 제 1 데이터 요소 및 제 2 데이터 요소를 순차적으로 선택하는 단계;

   적어도 한 사이클만큼 상기 제 1 사이클로부터 분리된 상기 주기적 클록 신호의 제 2 사이클 동안 상기 주기적 클록 신호의 상기 소정 전이에 응답하여 데이터 레지스터(28)에 상기 제 1 데이터 요소를 래치하는 단계;

   상기 제 1 데이터 요소를 출력하는 단계;

   상기 제 2 사이클 바로 다음의 상기 주기적 클록 신호의 제 3 사이클 동안 상기 주기적 클록 신호의 소정 전이에 응답하여 상기 데이터 레지스터(28)에 상기 제 2 데이터 요소를 래치하는 단계; 및

   상기 제 2 데이터 요소를 출력하는 단계를 포함하는 동기식 파이프라인 버스트 메모리 동작 방법.