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KR19990078102A - 전압 레벨 컨버터 - Google Patents

전압 레벨 컨버터 Download PDF

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KR19990078102A
KR19990078102A KR1019990009586A KR19990009586A KR19990078102A KR 19990078102 A KR19990078102 A KR 19990078102A KR 1019990009586 A KR1019990009586 A KR 1019990009586A KR 19990009586 A KR19990009586 A KR 19990009586A KR 19990078102 A KR19990078102 A KR 19990078102A
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브라운로우마이클제임스
카이른스그래이함앤드류
Original Assignee
마찌다 가쯔히꼬
샤프 가부시키가이샤
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Publication date
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Abstract

제 1 전압 레벨의 입력 신호를 제 2 전압 레벨의 출력 신호로 전환하기 위한 전압 레벨 컨버터에서 컨버터(converter)는 상기 입력 신호를 받아들이는 입력, 상기 출력 신호를 출력하는 출력, 회로 노드(node), 상기 회로 노드를 제 3 전압 레벨로 제 1 시간 구간 동안에 상기 회로 노드를 제 1 전원에 연결함에 의해 충전 혹은 방전시키는 프리챠지(precharge) 수단, 상기 회로 노드를 상기 제 1 전원으로부터 제 2 시간 구간 동안에 격리하는 격리 수단, 상기 회로 노드에서의 전압을 상기 입력의 전압에 따라 제 3 시간 구간 동안에 변화시키는 입력 수단, 그리고 상기 출력 전압이 상기 회로 노드의 전압에 따르도록 배치된 출력 수단을 포함한다.

Description

전압 레벨 컨버터{VOLTAGE LEVEL CONVERTERS}
본 발명은 전압 레벨 컨버터(voltage level converter)에 관한 것으로서, 공급 전압보다 현격히 낮은 전압의 입력 데이터를 많이 받아들이는 고속 CMOS 회로에 특히 유용하다. 본 발명은 특히 액티브 매트릭스 디스플레이(active matrix display)용 단일 디지털 데이터 드라이버의 분야에 사용된다. 이러한 회로들에서 저 성능 TFT 회로는 필요한 속도의 동작을 수행하기 위하여 높은 공급 전압을 필요로 하는데, 파워 소모를 최소화 하기 위해서는 저 전압 입력이 바람직하다.
가장 간단한 형태의 디지털 레벨 쉬프터(level shifter)의 실시예를 도 1에 도시하였고 그에 대한 상세한 설명은 "A. Bellaouar, M. Elmasry, Low Power Digital VLSI Design, Kluwer Academic Publishers, 1995"에 개시되어 있다. 이 회로는 두 개의 CMOS 인버터(inverter)(2와 4)로 구성되어 있으며, 각각의 인버터는 p형 트랜지스터(PMOS)(M1, M3)와 n형 트랜지스터(NMOS)(M2, M4)를 포함하고 있다. 제 1 CMOS 인버터(2)는 공급 전압 VDD1에 의해 전원이 공급되고 제 2 CMOS 인버터(4)는 더 큰 공급 전압 VDD2에 의해 전원이 공급된다. 이런 회로의 주된 단점은 제 1 인버터의 출력이 "하이(high)", 즉 VDD1과 같을 때 제 2 인버터(4)의 두 트랜지스터 M3와 M4 모두가 도통하기 때문에 파워 소모가 상당하다는 것이다. 파워 소모를 최소화 하기 위한 기본적 표준의 하나는 공급 전압과 접지 사이에 직접적인 전류 통로가 있어서는 않된다는 것이다.
추가적인 실시예가 도 2에 도시되어 있으며, 미국 특허 제 4,486,670 호에 상세히 기술되어 있다. 이 회로는 상호 보완적인 트랜지스터 M3나 M4 중 하나가 켜질때, 다른 하나는 꺼져야만 하는 것을 보장하기 위해 (4 개의 트랜지스터 M5, M6, M7, M8로 구성된) 래치(latch)를 사용함에 의해 직접적인 파워 소모에 대한 문제를 극복하고 있다.
개량된 래치 동작을 가진 널리 사용되는 레벨 쉬프터가 도 3에 실시예로서 도시되어 있으며 미국 특허 제 4,845,381 호에 상세히 기술되어 있다. 트랜지스터 M1, M2와 M4, M5로 각각 구성된 2 개의 CMOS 인버터(6)과 (8)은 VDD1 전압과 접지 사이에서 변화하는 상호 보완적인 디지털 입력 신호 INPUT와 INPUT*를 받아들인다. 인버터(6)과 (8)의 출력(9)와 (11)은 서로 연결되고 인버터(6)과 (8)에 공급되는 더 높은 전압 VDD2를 조절하는 p형 트랜지스터 M3과 M4의 게이트(gate)에 인가된다. 만약 입력 신호 INPUT 가 VDD1이면 (즉 논리 "하이"이면) 보완 입력 INPUT*는 접지 레벨이 되고 그 때 M1, M5, M6는 온(on)이 되는 반면 M2, M3, M4는 오프(off)가 된다. 그래서, 전체 쉬프트 회로의 출력(13)은 VDD2 전압 (즉 논리 "하이")이 된다. 다수의 입력에 대한 이러한 접근 방식의 주된 제한점은 2 개의 서로 보완하는 입력 신호를 공급할 필요가 있다는 것이다.
본 발명에 따르면, 제 1 전압 레벨의 입력 신호를 제 2 레벨의 출력 신호로 전환하기 위한 전압 레벨 컨버터를 제공하되, 상기 컨버터는 상기 입력 신호를 받아들이기 위한 입력, 출력 신호를 출력하기 위한 출력, 회로 노드(node), 상기 회로 노드에 제 1 전원을 연결함에 의해 제 1 시간 구간 동안에 상기 회로 노드를 제 3 전압 레벨로 충전 혹은 방전시키기 위한 프리챠지(precharge) 수단, 제 2 시간 구간 동안에 상기 제 1 전원으로부터 상기 회로 노드를 격리하는 격리 수단, 제 3 시간 구간 동안에 상기 입력 전압에 따라 회로 노드의 전압을 변화시키기 위한 입력 수단, 그리고 상기 출력 전압이 상기 회로 노드의 전압에 의존하도록 배치된 출력 수단을 포함한다.
이러한 레벨 컨버터는 상호 보완적인 입력 신호를 필요로 하지 않는데, 만일 다수의 입력들을 가지는 배열에 그러한 레벨 컨버터가 사용된다면 특히 장점이 될 것이다. 덧붙여서, 격리 수단은 제 1 전원으로부터 접지까지의 직접적인 전류 통로를 막기 위해 사용될 수 있으며 그로 인하여 파워 소모를 줄인다.
상기 제 3 전압 레벨은 제 2 전압 레벨과 실질적으로 같을 수 있다.
이것은 상기 제 1 전압이 상기 출력 신호와, 상기 회로 노드의 충전 혹은 방전하는데 모두 사용되는 것을 허용한다.
상기 제 3 시간 구간은 제 2 시간 구간과 부합하거나 제 2 시간 내에 위치 할 수 있다.
전압 레벨 컨버터는 입력 노드를 제 2 전원에 연결함으로써 상기 제 1 시간 구간 동안에 제 4 전압 레벨로 충전 혹은 방전되는 상기 입력 노드를 더 포함할 수 있다.
상기 격리 수단은 상기 제 2 시간 구간 동안에 상기 제 2 전원으로부터 상기 입력 노드를 격리할 수 있다.
상기 제 2 전원은 상기 입력 신호에 대해 음의 바이어스를 인가할 수 있다.
상기 격리 수단은 소오스(source)와 드레인(drain)이 상기 제 2 전원과 상기 입력 노드 사이에 연결된 제 1 격리 전계 효과 트랜지스터를 포함할 수 있다.
상기 격리 수단은 소오스와 드레인이 상기 제 1 전원과 상기 회로 노드 사이에 연결된 제 2 격리 전계 효과 트랜지스터를 포함할 수 있다.
상기 입력 수단은 제 3 시간 구간 동안에 상기 입력 신호를 샘플링(sampling) 하기 위한 샘플러(sampler)를 포함할 수 있다.
상기 샘플러는 게이트가 샘플링 신호에 연결된 샘플링 전계 효과 트랜지스터를 포함할 수 있다.
상기 샘플링 전계 효과 트랜지스터의 소오스와 드레인은 상기 입력 신호와 상기 입력 노드 사이에 연결될 수 있다.
전압 레벨 컨버터는 상기 입력 수단에 의해 결정된 전압의 상기 출력 신호를 래치하기 위한 래치를 더 포함할 수 있다.
전압 레벨 컨버터는 소오스와 드레인이 상기 제 1 전원과 상기 입력 노드 사이에 연결되어 있으며 게이트가 상기 회로 노드에 연결된 피드백(feedback) 전계 효과 트랜지스터를 더 포함한다.
이것은 아래에 언급될 입력 트랜지스터의 스위칭 속도를 증가시킴으로써 레벨 컨버터의 스위칭 속도를 증가시키는 이점을 제공한다.
상기 출력 수단은 입력이 상기 회로 노드에 연결된 CMOS 인버터를 포함할 수 있다.
상기 입력 수단은 제 3 시간 구간 동안에 입력 신호가 논리 "하이"이면 상기 회로 노드를 방전하도록 배치된 입력 전계 효과 트랜지스터를 가질 수 있다.
상기 입력 전계 효과 트랜지스터의 소스와 드레인은 상기 회로 노드와 상기 제 2 전원 사이에 연결될 수 있고, 상기 입력 전계 효과 트랜지스터의 게이트는 상기 입력 노드에 연결될 수 있다.
상기 입력 전계 효과 트랜지스터의 소오스는 상기 제 2 전원에 연결될 수 있다.
이것은 만약 상기 제 2 전원이 상기 입력 신호에 음의 바이어스로 연결된다면 입력 신호의 구동 효율이 증가하는 이점을 제공한다.
상기 입력 전계 효과 트랜지스터의 게이트는 제 1 시간 구간 동안에 상기 음 전원에 연결될 수 있고 제 2 시간 구간 동안에 상기 음 전원으로부터 격리될 수 있다.
상기 입력과 출력 신호들은 디지털 신호일 수 있다.
본 발명은 역시 상기된 전압 레벨 컨버터를 포함하는 액티브 매트릭스 액정(liquid crystal)을 제공한다.
도 1에서 도 3까지는 레벨 컨버터의 선행 기술에 대한 도면.
도 4는 본 발명의 실시예의 기본 요소를 나타낸 블록도.
도 5는 본 발명의 실시예 중 하나의 특정한 회로 레벨의 회로도.
도 6은 도 5의 회로에 대한 전압 시뮬레이션 데이터 그래프.
도 7은 액티브 매트릭스(active matrix) 디스플레이와 그에 수반하는 데이터와 스캔 드라이버(scan driver)에 대한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 디지털 입력 신호
12 : 디지털 출력 신호
14 : 프리챠지 블록
16 : 평가 블록
18 : 제어 신호
20 : 전원
22 : 인버터(inverter)
24 : 래치(latch)
본 발명의 실시예는 도면을 참조로 단지 예를 들어서 기술될 것이다.
본 발명의 실시예의 기본 요소들은 도 4에 도시되었다. 접지와 전압 VDD1 사이에서 변하는 (여기에서 접지와 VDD1은 각각 논리 "0"과 "1"을 의미함) 디지털 입력 신호(10)는 접지와 전압 VDD2 사이에서 변하는 디지털 출력 신호(12)로 전환된다. 프리챠지 블록(14)은 스탠바이(standby) 상태 동안 노드 A를 전원(20)에 연결함에 의해 노드 A를 VDD2 전압으로 충전한다. 그 다음 프리챠지 블록(14)은 액티브(active) 상태 동안 노드 A를 전원(20)으로부터 격리한다.
액티브 상태 동안 입력 신호(10)은 평가 블록(16)에 의해 샘플화 된다. 만일 입력 신호(10)가 "하이"이면 평가 블록(16)은 노드 A를 방전하고 인버터(22)는 VDD2 전압인 "하이" 출력 신호를 발생한다. 평가 블록(16)과 인버터(22)는 (논리 레벨 "0"의 입력 신호에 대응하는) 접지 전압에 기초하여 음의 전압인 바이어스 전압 VSS1에 연결된다. 음 바이어스 전압 VSS1은 평가 블록(16)의 구동 효율과 스위칭 속도를 증가시킨다. 래치(24)는 역시 노드 A가 방전 될 때 "하이" 레벨의 출력 신호를 래치하도록 제공된다.
만일 샘플화된 입력 신호(10)가 "로우(low)"이면, 평가 블록(16)은 노드 A를 방전하지 않고 출력 신호(12)는 "로우" 상태 (즉 접지 상태)로 남게 된다.
도 5는 디지털 데이터 인터페이스(30)을 형성하기 위하여 7 개의 전계 효과 트랜지스터 M1에서 M7까지를 사용한 도 4의 배치를 구현하기 위한 하나의 방법을 도시하였다. 트랜지스터 M1은 입력 신호 INPUT을 샘플화하기 위해 신호 SAMPLE에 의해 제어되는 입력 샘플링 트랜지스터이다. 입력 신호 INPUT은 논리 상태 0과 1을 각각 표현하는 접지와 저전압 레벨 (예를 들어 3.3V) 사이에서 변화하는 디지털 신호이다. 도 5의 디지털 데이터 인터페이스(30)는 디지털 입력 신호를 접지와 전형적으로 12 V 정도인 더 높은 전압 레벨 사이에서 변하는 출력 신호 OUTPUT으로 전환한다. 트랜지스터 M5와 M6는 노드 A가 압력을 형성하는 일반적인 CMOS 인버터를 형성한다. 트랜지스터 M3와 M4는 프리챠지-평가형 인버터를 형성하고 M7은 피드백 트랜지스터이다. M7은 도 4의 래치(24)의 부분을 형성하는 것처럼 간주될 수 있다.
NMOS 트랜지스터 M2의 게이트와 PMOS 트랜지스터 M3의 게이트는 각각 프리챠지 신호 PRECHARGE와 보완 신호 PRECHARGE*에 연결된다. M2는 도 4의 프리챠지 블록(14)의 일부를 형성하는 것처럼 간주될 수 있다.
NMOS 트랜지스터 M2와 M4의 소오스는 n형 트랜지스터 M2와 M4의 문턱 전압보다 작은 절대값의 음의 소오스 바이어스 공급 VB에 연결된다.
도 5의 디지털 데이터 인터페이스(30)은 다음과 같이 작동한다.
1. 스탠바이 상태에서 PRECHARGE 신호가 "하이"일때, NMOS 트랜지스터 M2는 NMOS 트랜지스터 M4(노드 B)의 게이트를 방전하고 그 동안 PMOS 트랜지스터 M3는 CMOS 인버터(M5, M6) 출력의 입력(노드 A)을 VDD 전압까지 충전한다. 이러한 조건에서는 공급 전압 VDD로부터 접지까지 도통 경로가 없어서 퀴에슨트(quiescent) 파워 소모가 단지 M4와 M5에서의 누설 전류에 의해 결정된다.
2. 그 후의 액티브 상태에서 PRECHARGE 신호가 "로우"로 되면 M3의 스위치를 오프(off) 시킴에 의해 파워 공급 전압 VDD로부터 노드 A를 격리시킨다. 유사하게 노드 B도 M2의 스위치를 오프(off) 시킴에 의해 음의 공급 전압 VB로부터 격리된다. 그러므로 노드 A는 "하이"로 그리고 노드 B는 "로우" 상태로 남게 된다.
3. 그 다음 SAMPLE 신호가 순간 "하이"로 될 때, M1의 스위치는 온(on) 되고 노드 B를 데이터 입력 라인(32)에 현재의 전압으로 충전한다. SAMPLE 신호는 그 다음 "로우"로 되고 노드 B를 입력으로부터 격리시킨다.
4. 만약 샘플화된 입력 신호가 "로우" 즉 0 V이면 M4 양단의 게이트-소오스간의 전압은 문턱 전압보다 낮은 상태를 유지하고 그래서 입력 트랜지스터 M4는 도통하지 않는다. 그러므로 노드 A는 프리챠지된 높은 전압으로 남게 되고 출력은 "로우" 상태로 남게 된다.
5. 만약 샘플화된 입력 신호가 "하이 (예를 들어 3.3V)"로 되면, 입력 트랜지스터 M4의 게이트-소오스간의 전압은 논리 "하이" 전압(예를 들어 3.3V)에서 음의 소오스 바이어스 전압 VB를 뺀 것과 같다. 이러한 전위차는 M4의 문턱 전압을 초과하기 때문에 M4는 도통하기 시작한다. M4가 노드 A를 방전할 때 피드백 트랜지스터 M7은 그것의 게이트 전압이 떨어지는 결과에 의해 턴 온되고 그래서 노드 B를 더 높게 충전한다. 이것은 M4를 더 강하게 턴 온 시키고 노드 A는 더 빨리 방전된다. 회로의 마지막 상태는 노드 B가 VDD와 같게 되는 것이고 노드 A는 소오스 바이어스 전압 VB와 같게 된다. 이런 상태에서 퀴에슨트 파워 소모는 존재하지 않으며 누설 효과도 없어지고 출력은 VDD, 즉 "하이"로 된다.
저 전압 입력 신호는 출력을 선행 기술에 비해 월등히 빨리 드라이브 할 수 있는데 그 이유는 부하 트랜지스터 M3가 단지 스탠바이 상태에서 도통할 수 있고 그러므로 입력 트랜지스터 M4만이 조건부로 노드 A의 출력에서의 커패시턴스를 방전해야만 하기 때문이다. 음의 소오스 전압 VB는 또한 입력 트랜지스터 M4에 대해 더 큰 게이트 과동작을 창출함에 의해 스위칭 속도를 증가시킨다.
저 전압의 입력 전압의 사용은 기생 커패시턴스를 구동하는 입력 신호로부터 기인된 파워 소모를 확실히 줄여준다. 인터페이스(30)의 파워 소모는 역시 적은데 그 이유는 다이내믹 기술이 입력과 부하 트랜지스터인 M4와 M3의 동시 도통을 피하게 하기 때문이다. 덧붙여서, DC 파워 소모는 프리챠지 상태와 래치 상태에서 모두 무시할 만하다.
본 회로는 단지 적은 수의 트랜지터들만 필요하고 그래서 면적 효율성이 매우 좋다.
소오스 바이어스 입력 VB는 주어진 프로세스(process)의 문턱 전압에 대해 최적 값으로 설정될 수 있다. 이러한 융통성은 프로세스에 대한 변동폭이 큰 TFT를 구현하기 위해 특히 중요하다.
도 6은 도 5의 회로에 대한 전압 시뮬레이션(simulation) 데이터 그래프이며 연관된 신호들의 타이밍을 보여주고 있다. 도 6은 위에서부터 아래로 PRECHARGE, PRECHARGE*, SAMPLE, INPUT, 노드 B, 노드 A, OUTPUT의 순으로 전압들의 변동을 보여주고 있다. 시뮬레이션에서는 ±4V의 높은 문턱 전압을 가지는 폴리 실리콘(polysilicon) 박막 트랜지스터에 대한 근사값을 사용하였다. 디지털 입력 레벨은 3.3V이다. OUTPUT "하이"와 샘플 펄스 사이의 지연은 폴리 실리콘 TFT의 나쁜 특성에도 불구하고 빠른 속도를 나타내는 15 nS 정도의 단위로 된다는 것을 이 시뮬레이션으로부터 확실히 알 수 있다.
도 7은 액티브 매트릭스 디스플레이를 위한 단일 디지털 데이터 드라이버 분야에 대한 본 발명의 응용을 도시한다. 다수의 액정 화소 (LC 픽셀)들- 이것들 중 하나가 (42)에 확대되어 도시된- 을 포함하는 액티브 매트릭스(40)는 스캔 드라이버(44), 분배 콘트롤러(46), 디지털 샘플링 어레이(48) 그리고 다수의 디지털-아날로그 컨버터(50)로부터 형성된 다수의 데이터 드라이버(50)에 의해 조절된다. 이런 형태의 디스플레이에서 드라이버(45)와 액티브 매트릭스 디스플레이(40) 모두는 전형적으로 폴리 실리콘인 박막 트랜지스터(TFT)를 사용하여 제조된다. 디스플레이 될 대응하는 화상 데이터를 LC 픽셀의 전극(52)에 아날로그 데이터 전압을 인가하는 것은 데이터 라인 드라이버(45)와 스캔 라인 드라이버(44)의 조합된 기능에 의한다.
전형적인 디지털 데이터 드라이버에서 입력 비디오 데이터는 n이 일반적으로 색상당 6 혹은 8 비트인 n-비트 병렬 RGB 포멧(format)으로 통신한다. 그러므로 디스플레이 드라이버는 24 (즉 3x8) 개의 병렬 디지털 데이터 라인까지 받아들일 수 있고, 그래서 저 전압 동작은 기생 커패시턴스의 충전로부터의 파워 소모를 최소화하는데 필요하다. 이것은 드라이버에서 TFT의 문턱 전압이 높음에도 불구하고 성취되어져야만 한다.
이런 응용에서, 데이터 드라이버(45)의 각각의 RGB 컬럼은 디지털-아날로그 전환 다음을 준비하도록 병렬 입력 데이터를 샘플화하고 저장하기 위해 도 5에 도시된 형태의 n 개의 디지털 샘플링 회로를 포함한다. 각각의 컬럼에서 회로를 샘플링하기 위한 PRECHARGE와 SAMPLE 신호는 영국 특허 출원 제 9706941.3.호에 나타난 형태와 같을 수 있는 분배 콘트롤러(46)의 수단에 의해 제공된다. 동작에서 이전 컬럼이 입력 라인 상에서 데이터를 샘플링하는 동안 프리챠지 신호는 특정 컬럼에 인가된다. 샘플링 회로가 프리챠지 되면 그 컬럼에 대한 프리챠지 신호는 "로우"로 되고 컬럼은 데이터 라인을 샘플화할 준비가 되어있게 된다. 적절한 순간에 입력 라인 상의 데이터가 문제의 특정 컬럼에 대응할 때, 분배 콘트롤러(46)는 그 컬럼에 대해 샘플 펄스를 발생하고 입력 라인 상의 현재 데이터는 샘플화되며 저장된다. 이런 프로세스는 데이터 라인이 샘플화될 때까지 드라이버(45)에서 각각의 컬럼에 대해 반복된다. 데이터가 저장되면, 디지털에서 아날로그 포멧으로 전환되고 연속해서 데이터 라인을 충전하는 것은 어떠한 적절한 형태로 진행될 수 있다.
본 발명에서의 레벨 컨버터는 상호 보완적인 입력 신호를 필요로 하지 않는데, 만일 다수의 입력들을 가지는 배열에 그러한 레벨 컨버터가 사용된다면 특히 장점이 될 것이다. 아울러서, 격리 수단은 제 1 전원으로부터 접지까지의 직접적인 전류 통로를 막기 위해 사용될 수 있으며 그로 인하여 파워 소모를 줄인다.

Claims (20)

  1. 제 1 전압 레벨의 입력 신호를 제 2 전압 레벨의 출력 신호로 전환하는 전압 레벨 컨버터(voltage level converter)에 있어서,
    상기 입력 신호를 받아들이는 입력;
    상기 출력 신호를 출력하는 출력;
    회로 노드(node);
    제 1 시간 구간 동안에 상기 회로 노드를 제 1 전원에 연결함으로써 상기 회로 노드를 제 3 전압 레벨로 충전 혹은 방전하는 프리챠지(precharge) 수단;
    제 2 시간 구간 동안에 상기 회로 노드를 상기 제 1 전원으로부터 격리하는 격리 수단;
    제 3 시간 구간 동안에 상기 회로 노드에서의 전압을 상기 입력에서의 전압에 따라 변화시키는 입력 수단; 및
    상기 출력에서의 전압이 상기 회로 노드에서의 전압에 의존하도록 배치된 출력 수단
    을 포함하는 전압 레벨 컨버터.
  2. 제 1 항에 있어서, 상기 제 3 전압 레벨이 상기 제 2 전압 레벨과 실질적으로 같은 전압 레벨 컨버터.
  3. 제 1 항에 있어서, 상기 제 3 시간 구간은 제 2 시간 구간과 부합하거나 제 2 시간 내에 위치하는 전압 레벨 컨버터.
  4. 제 1 항에 있어서, 입력 노드를 제 2 전원에 연결함으로써 상기 제 1 시간 구간 동안에 제 4 전압 레벨로 충전 혹은 방전되는 상기 입력 노드를 더 포함하는 전압 레벨 컨버터.
  5. 제 4 항에 있어서, 상기 격리 수단이 상기 제 2 시간 구간 동안에 상기 입력 노드를 상기 제 2 전원으로부터 격리시키는 전압 레벨 컨버터.
  6. 제 4 항에 있어서, 상기 제 2 전원이 상기 입력 신호에 대해 음으로 바이어스 되는 전압 레벨 컨버터.
  7. 제 4 항에 있어서, 상기 격리 수단은, 소오스(source)와 드레인(drain)이 상기 제 2 전원과 상기 입력 노드 사이에 연결된 제 1 격리 전계 효과 트랜지스터를 포함하는 전압 레벨 컨버터.
  8. 제 1 항에 있어서, 상기 격리 수단은, 소오스와 드레인이 상기 제 1 전원과 상기 회로 노드 사이에 연결된 제 2 격리 전계 효과 트랜지스터를 포함하는 전압 레벨 컨버터.
  9. 제 1 항에 있어서, 상기 입력 수단이 상기 제 3 시간 구간 동안에 상기 입력 신호를 샘플링(sampling)하기 위한 샘플러(sampler)를 포함하는 전압 레벨 컨버터.
  10. 제 9 항에 있어서, 상기 샘플러는, 게이트(gate)가 샘플링 신호에 연결된 샘플링 전계 효과 트랜지스터를 포함한 전압 레벨 컨버터.
  11. 제 4 항에 있어서, 상기 입력 수단이 제 3 시간 구간 동안에 상기 입력 신호를 샘플링하기 위한 샘플러를 포함하고, 상기 샘플러는, 게이트가 샘플링 신호에 연결된 샘플링 전계 효과 트랜지스터를 포함하고, 상기 샘플링 전계 효과 트랜지스터의 소오스와 드레인이 상기 입력과 상기 입력 노드 사이에 연결된 전압 레벨 컨버터.
  12. 제 1 항에 있어서, 상기 입력 수단에 의해 결정된 전압으로 상기 출력 신호를 래치(latch)하기 위한 래치를 더 포함하는 전압 레벨 컨버터.
  13. 제 4 항에 있어서, 소오스와 드레인이 상기 제 1 전원과 상기 입력 노드 사이에 연결되고 게이트가 상기 회로 노드에 연결된 피드백(feedback) 전계 효과 트랜지스터를 더 포함한 전압 레벨 컨버터.
  14. 제 1 항에 있어서, 상기 출력 수단은, 입력이 상기 회로 노드에 연결된 CMOS 인버터(inverter)를 포함하는 전압 레벨 컨버터.
  15. 제 1 항에 있어서, 상기 입력 수단은, 만일 상기 입력 신호가 상기 제 3 시간 구간 동안에 논리 "하이(high)" 레벨이면 상기 회로 노드를 방전 하도록 배치된 입력 전계 효과 트랜지스터를 포함하는 전압 레벨 컨버터.
  16. 제 4 항에 있어서, 상기 입력 수단은, 만일 상기 입력 신호가 상기 제 3 시간 구간 동안에 논리 "하이" 레벨이면 상기 회로 노드를 방전하도록 배열된 입력 전계 효과 트랜지스터를 포함하고, 상기 입력 전계 효과 트랜지스터의 소오스와 드레인이 상기 회로 노드와 상기 제 2 전원 사이에 연결되고, 상기 입력 필드 트랜지스터의 게이트가 상기 입력 노드에 연결되는 전압 레벨 컨버터.
  17. 제 16 항에 있어서, 상기 입력 전계 효과 트랜지스터의 소오스가 상기 제 2 전원에 연결되는 전압 레벨 컨버터.
  18. 제 17 항에 있어서, 상기 입력 필드 트랜지스터의 게이트가 상기 제 1 시간 구간 동안에 상기 음의 전원에 연결되고, 상기 제 2 시간 동안에 상기 음의 전원으로부터 격리되는 전압 레벨 컨버터.
  19. 제 1 항에 있어서, 상기 입력과 출력 신호들이 디지털 신호들인 전압 레벨 컨버터.
  20. 액티브 매트릭스(active matrix) 액정 디스플레이에 있어서,
    액티브 매트릭스 디스플레이;
    스캔 라인 드라이버(scan line driver); 및
    제 1항에 따르는 전압 레벨 컨버터를 포함하는 데이터 라인 드라이버
    를 포함하는 액티브 매트릭스 액정 디스플레이.
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