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KR19990073952A - Digital field switching circuit of video signal processor - Google Patents

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KR19990073952A
KR19990073952A KR1019980007238A KR19980007238A KR19990073952A KR 19990073952 A KR19990073952 A KR 19990073952A KR 1019980007238 A KR1019980007238 A KR 1019980007238A KR 19980007238 A KR19980007238 A KR 19980007238A KR 19990073952 A KR19990073952 A KR 19990073952A
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South Korea
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digital
signal
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김양기
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구자홍
엘지전자 주식회사
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Abstract

본 발명은 영상신호 처리기에서 필드메모리를 2조로 운용하고 필드메모리에 영상신호를 라이트하거나 리드할 때 소정의 마진을 두어 수직동기구간이 조금씩 상이한 영상신호가 입력되는 경우에도 동기를 정확하게 맞출 수 있도록 하기 위하여, 카메라측에서 출력되는 소오스 영상신호(V1-V8)를 순차적으로 선택하는 8×1멀티플렉서(102A-102D)와; 상기 8×1멀티플렉서(102A-102D)에서 출력되는 아날로그의 영상신호를 디지탈신호로 변환하는 A/D변환기(103A-103D)와; 상기 A/D변환기(103A-103D)에서 출력되는 영상 데이터를 필드메모리(105A),(105B)에 교번되게 라이트/리드하고, 소정의 시간차를 두고 라이트/리드하는 콘트롤러(104)와; 상기 필드메모리(105A),(105B)에서 리드출력되는 디지탈 영상데이터를 아날로그신호로 변환하는 D/A변환기(106)와; 상기 D/A변환기(106)의 출력 영상신호에 채널코드(CH_CODE)를 더하여 출력하는 가산기(107)를 포함하여 구성한 것이다.In the present invention, a field memory is operated in two sets in a video signal processor and a predetermined margin is set for writing or reading a video signal in a field memory so that even when a video signal having a slightly different vertical synchronization section is inputted, An 8x1 multiplexer 102A-102D for sequentially selecting the source video signals V1-V8 output from the camera; An A / D converter 103A-103D for converting an analog video signal output from the 8x1 multiplexer 102A-102D into a digital signal; A controller 104 for alternately writing / reading image data output from the A / D converters 103A to 103D to the field memories 105A and 105B, and writing / reading the image data with a predetermined time difference; A D / A converter 106 for converting digital image data read out from the field memories 105A and 105B into analog signals; And an adder 107 for adding a channel code (CH_CODE) to the output video signal of the D / A converter 106 and outputting the channel code (CH_CODE).

Description

영상신호 처리기의 디지탈 필드 스위칭 회로Digital field switching circuit of video signal processor

본 발명은 카메라에서 출력되는 영상신호를 처리하여 외부로 출력하는 기술에 관한 것으로, 특히 수직 동기구간이 서로 다른 복수개 카메라의 영상신호를 처리하여 외부에 출력하거나 기록매체에 기록할 때, 필드단위로 처리하여 동기를 정확하게 맞추고 동일 시간에 보다 많은 수의 프레임을 출력하여 자연스러운 분할 화면을 재현할 수 있도록한 영상신호 처리기의 디지탈 필드 스위칭 회로에 관한 것이다.The present invention relates to a technique for processing a video signal output from a camera and outputting the processed video signal to the outside. More particularly, the present invention relates to a technique for processing video signals of a plurality of cameras having different vertical synchronization periods and outputting the video signals to the outside, And more particularly, to a digital field switching circuit of a video signal processor capable of accurately synchronizing and outputting a larger number of frames at the same time to reproduce a natural split screen.

도 1은 종래기술에 의한 카메라 영상신호 처리기의 블록도로서 이에 도시한 바와 같이, 각 카메라에서 출력되는 복합영상신호(CV)에 대해 1수평라인씩 순차적으로 선택하는 8×1멀티플렉서(1A),(1B)와; 상기 8×1멀티플렉서(1A),(1B)에서 출력되는 수평라인의 복합영상신호로 부터 휘도/색신호(Y1/C1),(Y2/C2)를 분리해내는 휘도/색신호 분리기(2A),(2B)와; 상기 휘도/색신호(Y1/C1),(Y2/C2)를 공급받아 휘도/색신호(Y/C)로 재 결합하는 휘도/색신호 혼합기(3)와; 상기 휘도/색신호 혼합기(3)에서 출력되는 아날로그의 휘도신호(Y)와 색신호(C)를 디지탈신호로 변환하여 각각의 필드메모리(5A),(5B)에 공급하는 A/D변환기(4A),(4B)와; 상기 필드메모리(5A),(5B)에서 출력되는 디지탈 휘도신호와 색신호를 아날로그신호로 변환하는 D/A변환기(6A),(6B)와; 상기 D/A변환기(6A),(6B)에서 출력되는 휘도신호와 색신호를 혼합하는 혼합기(7)로 구성된 것으로, 이의 작용을 설명하면 다음과 같다.FIG. 1 is a block diagram of a camera video signal processor according to the related art. As shown in FIG. 1, an 8 × 1 multiplexer 1A for sequentially selecting one horizontal line for a composite video signal CV output from each camera, (1B); A luminance / color signal separator 2A for separating the luminance / color signals Y1 / C1 and Y2 / C2 from the composite video signal of the horizontal line outputted from the 8 × 1 multiplexers 1A and 1B, 2B); A luminance / color signal mixer 3 receiving the luminance / color signals Y1 / C1 and Y2 / C2 and recombining the signals into luminance / color signals Y / C; An A / D converter 4A for converting analog luminance signals Y and color signals C output from the luminance / color signal mixer 3 into digital signals and supplying them to the respective field memories 5A and 5B; , (4B); D / A converters 6A and 6B for converting digital luminance signals and color signals output from the field memories 5A and 5B into analog signals; And a mixer 7 for mixing the luminance signals and color signals output from the D / A converters 6A and 6B. The operation of the mixer 7 will now be described.

각 카메라에서 출력되는 복합영상신호(CV)는 8×1멀티플렉서(1A),(1B)에 의해 1 수평라인씩 순차적으로 선택되고, 휘도/색신호 분리기(2A),(2B)는 그 8×1멀티플렉서(1A),(1B)에서 출력되는 수평라인 단위의 복합영상신호에서 휘도/색신호(Y1/C1), (Y2/C2)를 각각 분리해 낸다.The composite video signal CV output from each camera is sequentially selected by one horizontal line by the 8x1 multiplexers 1A and 1B and the luminance / color signal separators 2A and 2B are selected by 8 × 1 The luminance / color signals Y1 / C1 and Y2 / C2 are separated from the composite video signal in units of horizontal lines output from the multiplexers 1A and 1B.

상기 휘도/색신호(Y1/C1),(Y2/C2)는 휘도/색신호 혼합기(3)에 공급되어 휘도신호(Y)와 색신호(C)로 재 결합되고, 그 휘도신호(Y)와 색신호(C)가 A/D변환기(4A), (4B)를 통해 디지탈신호로 변환되어 각각의 필드메모리(5A),(5B)에 저장된다.The luminance / color signals Y1 / C1 and Y2 / C2 are supplied to the luminance / color signal mixer 3 and are recombined with the luminance signal Y and the color signal C, and the luminance signal Y and the color signal C are converted into digital signals through the A / D converters 4A, 4B and stored in the respective field memories 5A, 5B.

이후, 상기 필드메모리(5A),(5B)에 저장된 휘도신호(Y)와 색신호(C)는 제어부에 의해 필드 단위로 출력되고, 이들은 D/A변환기(6A),(6B)를 통해 다시 아날로그신호로 변환된 후 혼합기(7)에서 다시 하나의 복합영상신호로 합성되어 비디오 테이프와 같은 기록매체에 기록되거나 외부의 처리장치로 전달된다.The luminance signal Y and the color signal C stored in the field memories 5A and 5B are output by field to the field memories 5A and 5B through the D / A converters 6A and 6B, And then synthesized into a composite video signal again in the mixer 7 and recorded on a recording medium such as a video tape or transferred to an external processing device.

그러나, 이와 같은 종래의 영상신호 처리회로에 있어서는 휘도신호와 색신호에 대해 필드메모리를 1조로 운용하기 때문에 수직동기구간이 조금씩 상이한 영상신호가 입력되는 경우 이에 적절히 대응하여 동기를 정확하게 맞출 수 없게 되고, 이로 인하여 재생처리할 때 주기적으로 화면이 떨리는 결함이 있었다. 또한, 지정된 시간에 제공되는 화면수가 매우 적으므로 예로써, 4대의 카메라를 설치하여 4분할 화면을 제공하는 경우 7장/sec 화면이 제공되므로 자연스런 화면을 제공할 수 없게 되는 결함이 있었다.However, in such a conventional video signal processing circuit, since the field memories are operated as one set for the luminance signal and the color signal, when a video signal having a slightly different vertical synchronizing period is input, As a result, there was a defect that the screen shakes periodically at the time of reproduction processing. In addition, since the number of screens provided at a designated time is very small, for example, when four cameras are installed to provide a quad screen, there is a defect that a natural screen can not be provided because a 7 screen / sec screen is provided.

따라서, 본 발명이 이루고자 하는 기술적 과제는 수직동기구간이 조금씩 상이한 영상신호가 입력되는 경우에도 동기를 정확하게 맞추고, 동일 시간에 보다 많은 수의 프레임을 출력할 수 있도록 필드메모리를 2조로 운용하는 영상신호 처리기의 디지탈 필드 스위칭 회로를 제공함에 있다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a video signal processing apparatus and a video signal processing method that can accurately synchronize even when a video signal having a slightly different vertical synchronizing period is input and output a larger number of frames at the same time, And a digital field switching circuit of the processor.

도 1은 종래기술에 의한 카메라 영상신호 처리기의 블록도.1 is a block diagram of a conventional camera video signal processor;

도 2a는 본 발명 영상신호 처리기의 디지탈 필드 스위칭 회로의 예시 블록도.Figure 2a is an exemplary block diagram of a digital field switching circuit of a video signal processor of the present invention.

도 2b는 본 발명에 의한 화면 분할처리 예시 블록도.2B is a block diagram illustrating an example of screen division processing according to the present invention;

도 3의 (a)-(l)은 도 2a에서 필드를 기준으로 한 각부의 파형도.3 (a) - (l) are waveform diagrams of each part based on the field in FIG.

도 4의 (a)-(l)은 도 2a에서 프레임을 기준으로 한 각부의 파형도.4 (a) - (l) are waveform diagrams of each part with reference to the frame in FIG.

***도면의 주요 부분에 대한 부호의 설명***DESCRIPTION OF THE REFERENCE SYMBOLS

101A,101B : 버퍼 102A-102D : 8×1멀티플렉서101A, 101B: Buffers 102A-102D: 8x1 multiplexer

103A-103D : A/D변환기 104 : 콘트롤러103A-103D: A / D converter 104: controller

105A,105B : 필드메모리 106 : D/A변환기105A and 105B: field memory 106: D / A converter

107 : 가산기 108 : 온스크린 처리부107: adder 108: on-screen processing unit

도 2a는 본 발명의 목적을 달성하기 위한 영상신호 처리기의 디지탈 필드 스위칭 회로의 일실시 예시도로서 이에 도시한 바와 같이, 카메라에서 출력되는 소오스 영상신호(V1-V4),(V5-V8)를 완충증폭하는 버퍼(101A),(101B)와; 상기 버퍼(101A), (101B)에서 출력되는 영상신호를 순차적으로 선택하는 8×1멀티플렉서(102A-102D)와; 상기 8×1멀티플렉서(102A-102D)에서 출력되는 아날로그의 영상신호를 디지탈신호로 변환하는 A/D변환기(103A-103D)와; 상기 A/D변환기(103A-103D)에서 출력되는 영상 데이터를 필드메모리(105A),(105B)에 교번되게 라이트/리드하고, 소정의 시간차를 두고 라이트/리드하는 콘트롤러(104)와; 상기 필드메모리(105A),(105B)에서 리드출력되는 디지탈 영상데이터를 아날로그신호로 변환하는 D/A변환기(106)와; 상기 D/A변환기(106)에서 출력되는 영상신호에 채널코드(CH_CODE)를 더하여 출력하는 가산기(107)와; 마이크로컴퓨터(109)에서 출력되는 시리얼 데이터에 상응되는 온스크린신호를 생성하여 상기 가산기(107)에서 출력되는 영상신호와 합성하는 온스크린 처리부(108)와; 시스템 각부의 동작을 총괄제어하는 마이크로컴퓨터(109)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용을 첨부한 도 2b 내지 도 4를 참조하여 상세히 설명하면 다음과 같다.FIG. 2A is a diagram illustrating an example of a digital field switching circuit of a video signal processor for achieving the object of the present invention. Referring to FIG. 2A, the source video signals V1-V4 and V5- Buffers 101A and 101B for buffer amplification; An 8x1 multiplexer 102A-102D for sequentially selecting video signals output from the buffers 101A and 101B; An A / D converter 103A-103D for converting an analog video signal output from the 8x1 multiplexer 102A-102D into a digital signal; A controller 104 for alternately writing / reading image data output from the A / D converters 103A to 103D to the field memories 105A and 105B, and writing / reading the image data with a predetermined time difference; A D / A converter 106 for converting digital image data read out from the field memories 105A and 105B into analog signals; An adder 107 for adding a channel code (CH_CODE) to the video signal output from the D / A converter 106 and outputting the channel code (CH_CODE); An on-screen processing unit 108 for generating an on-screen signal corresponding to the serial data output from the microcomputer 109 and synthesizing the on-screen signal with the video signal output from the adder 107; And a microcomputer 109 for collectively controlling the operation of each part of the system. The operation of the present invention constructed as above will now be described in detail with reference to FIGS.

카메라에서 출력되는 소오스 영상신호(V1-V4),(V5-V8)가 버퍼(101A), (101B)를 통해 완충 증폭된 후 8×1멀티플렉서(102A-102D)에 의해 순차적으로 선택되고, 이렇게 선택출력되는 아날로그의 영상신호가 A/D변환기(103A-103D)에 의해 디지탈신호로 변환되어 콘트롤러(104)에 전달된다.The source video signals (V1-V4) and (V5-V8) output from the camera are buffered and amplified through the buffers 101A and 101B and then sequentially selected by the 8x1 multiplexer 102A-102D. An analog video signal to be selectively output is converted into a digital signal by the A / D converters 103A-103D and transmitted to the controller 104. [

콘트롤러(104)는 상기 A/D변환기(103A-103D)에서 출력되는 디지탈 영상신호를 공급받아 필드메모리(105A),(105B)에 교번되게 라이트(write)/리드(read)하고, 이때 라이트/리드되는 타이밍을 적절히 조정하여 동기가 정확하게 일치되는데 이 과정을 도 3을 참조하여 상세히 설명하면 다음과 같다.The controller 104 receives the digital video signal output from the A / D converters 103A-103D and alternately writes / reads the field video signals to / from the field memories 105A and 105B. At this time, The timing of reading is appropriately adjusted so that the synchronization is exactly matched. This process will be described in detail with reference to FIG. 3 as follows.

상기 콘트롤러(104)는 필드메모리(105A)에서 영상신호를 리드하는 동작과 필드메모리(105B)에 영상신호를 라이트하는 동작을 동시에 수행하고, 필드메모리(105B)에 영상신호를 라이트하는 동작과 필드메모리(105B)에서 영상신호를 리드하는 동작을 동시에 수행하게 되며, 이때, 도 3의 (b)와 같은 리드리세트신호(RSTR)와 도 3의 (c)와 같은 리드인에이블신호(RE)를 사용한다.The controller 104 simultaneously performs the operation of reading the video signal from the field memory 105A and the operation of writing the video signal to the field memory 105B and the operation of writing the video signal to the field memory 105B, The reset signal RSTR shown in FIG. 3B and the read enable signal RE shown in FIG. 3C are simultaneously applied to the memory 105B. Lt; / RTI >

즉, 수직동기신호가 서로 다른 영상신호가 입력되더라도 이들의 동기를 정확하게 일치시킬 수 있도록 하기 위하여, 상기 필드메모리(105A), (105B)에 영상데이터를 라이트하기 위해 라이트 인에이블신호(WE1),(WE2)를 출력할 때 도 3의 (f)-(i)에서와 같이 수직동기신호를 기준으로 22수평라인(22H)의 시차를 두고 그 라이트 인에이블신호(WE1),(WE2)를 인에이블시키고, 저장이 완료된 후 리드 인에이블신호(RE)를 출력할 때 도 3의 (c)에서와 같이 20H의 시차를 두고 그 리드 인에이블신호(RE)를 인에이블시킨다.That is, in order to synchronize the video signals with each other even if different video signals are input, the write enable signals WE1 and WE2 are written in the field memories 105A and 105B, respectively, (WE1) and (WE2) with the parallax of the 22 horizontal line 22H based on the vertical synchronizing signal as shown in (f) - (i) of FIG. 3 when outputting the write enable signal WE2. When the read enable signal RE is output after the storage is completed, the read enable signal RE is enabled with a parallax of 20H as shown in FIG. 3 (c).

이렇게 출력되는 영상 데이터는 D/A변환기(106)를 통해 아날로그의 영상신호로 변환된 후 가산기(107)에서 채널코드(CH_CODE)와 가산되고, 다시 온스크린 처리부(108)에서 온스크린신호와 합성되어 최종의 영상신호(Vout)로 출력된다.The image data thus outputted is converted into an analog video signal through the D / A converter 106 and then added to the channel code CH_CODE in the adder 107, And output as the final video signal V out .

여기서, 리드리세트신호(RSTR)는 1필드씩 영상 데이터를 리드할 수 있도록하기 위하여 상기 필드메모리(105A),(105B)에 공급하는 리세트신호로서 이는 도 3의 (a),(b)에서와 같이 홀수/짝수신호(odd/even)의 상승,하강에지에 동기된 형태로 출력된다. 상기 필드메모리(105A),(105B)의 리드인에이블신호(RE)는 도 3의 (c)에서와 같이 하나의 필드가 시작된 후 20H 이후에 인에이블된다. 상기 필드메모리(105A),(105B)의 아웃인에이블신호(OE1),(OE2)는 도 3의 (d),(e)에서와 같이 상기 도 3의 (a)의 홀수/짝수신호(odd/even)에 동기되어 1필드 단위로 절환된다. 상기 필드메모리(105A),(105B)의 라이트 인에이블신호(WE1),(WE2)는 도 3의 (h),(i)에서와 같이 상기 홀수/짝수신호(odd/even)의 상승,하강에지신호가 검출된 후 22H 이후에 인에이블된다. 도 3의 (h)에 도시된 트리거신호(TRI)는 각 카메라로 부터 입력되는 영상신호를 절환시키기 위한 타이밍신호로 사용된다.Here, the reset signal RSTR is a reset signal supplied to the field memories 105A and 105B in order to enable image data to be read one field at a time. As shown in FIGS. 3A and 3B, (Odd / even) rising and falling edges as shown in FIG. The read enable signal RE of the field memories 105A and 105B is enabled after 20H after one field is started as shown in FIG. The out-enable signals OE1 and OE2 of the field memories 105A and 105B are the odd / even signals odd (odd) and odd (odd) / even "). The write enable signals WE1 and WE2 of the field memories 105A and 105B rise and fall in the odd / even signal odd / even as shown in (h) and (i) It is enabled after 22H after the edge signal is detected. The trigger signal TRI shown in (h) of FIG. 3 is used as a timing signal for switching the video signal inputted from each camera.

도 4의 (a)-(l)은 도 2a에서 프레임을 단위로 할 때 각 제어신호의 타이밍관계를 보인 것이다.4 (a) - (l) show the timing relationship of each control signal when a frame is used as a unit in FIG.

도 3 및 도 4의 타이밍도에서 M1,MEM1은 필드메모리(105A)를 의미하고, M2,MEM2는 필드메모리(105B)를 의미한다.In the timing diagrams of FIGS. 3 and 4, M1 and MEM1 denote the field memory 105A, and M2 and MEM2 denote the field memory 105B.

한편, 도 2b는 상기 도 2a에서 처리된 영상신호(Vout)를 여러 화면으로 분할처리하여 하나의 표시부에 디스플레이하는 예를 보인 블록도로서 이의 작용을 설명하면 다음과 같다.Meanwhile, FIG. 2B is a block diagram illustrating an example in which the image signal V out processed in FIG. 2A is divided into a plurality of screens and displayed on one display unit.

입력 영상신호(Vin)가 디지탈 디코더(201)에 공급되어 휘도신호(Y) 및 색차신호(U,V)가 복원됨과 아울러 디지탈신호로 변환되고, 다른 한편으로는 동기분리 및 식별번호검출부(202)에 공급되어 동기신호가 분리됨과 아울러 카메라의 식별번호가 분리검출된다.The input image signal V in is supplied to the digital decoder 201 so that the luminance signal Y and the color difference signals U and V are restored and converted into a digital signal and on the other hand, 202 to separate the synchronizing signal and the camera identification number.

상기 디지탈 디코더(201)에서 출력되는 휘도신호 및 색차신호(Y,U,V)는 필드메모리(203)에 저장된 후 다시 콘트롤러(207)의 제어를 받아 리드출력되고, 이는 디지탈 엔코더(204)에 의해 아날로그신호로 변환됨과 아울러 부호화 처리된다. 이렇게 처리된 영상신호가 온스크린 처리부(108)를 통해 표시부(206)에 디스플레이되는데, 이때, 콘트롤러(207)는 상기 동기분리 및 식별번호검출부(202)에서 검출된 카메라의 식별번호를 근거로 상기 필드메모리(203)의 리드/라이트 동작을 제어하여 하나의 표시부(206)에 여러개로 분할된 화면(S1-S8)이 디스플레이된다.The luminance signal and color difference signals Y, U, and V output from the digital decoder 201 are stored in the field memory 203 and then read out under the control of the controller 207. The digital signals are output to the digital encoder 204 Converted into an analog signal and subjected to encoding processing. The controller 207 displays the processed video signal on the display unit 206 through the on-screen processing unit 108. At this time, The read / write operation of the field memory 203 is controlled to display a plurality of divided screens S1-S8 on one display unit 206. [

참고로, 상기와 같은 처리과정을 통해 4개의 분할된 화면으로 디스플레이되는 경우 각 화면은 15/sec개 제공되므로 종래에 비해 훨씬 자연스러운 화면을 제공할 수 있게 된다.For reference, when four divided screens are displayed through the above process, each screen is provided with 15 / sec, so that it is possible to provide a more natural screen than the conventional one.

이상에서 상세히 설명한 바와 같이, 본 발명은 필드메모리를 2조로 운용하고 필드메모리에 영상신호를 라이트하거나 리드할 때 소정의 마진을 둠으로써 수직동기구간이 조금씩 상이한 영상신호가 입력되는 경우에도 동기를 정확하게 맞출 수 있고, 동일 시간에 보다 많은 수의 프레임을 출력할 수 있어 보다 자연스러운 화면을 제공할 수 있는 효과가 있다.As described above in detail, according to the present invention, when a field memory is operated in two sets and a video signal having a different vertical synchronization section is input by setting a predetermined margin when writing or reading an image signal in the field memory, It is possible to output a larger number of frames at the same time, thereby providing a more natural screen.

Claims (2)

다수의 카메라측에서 출력되는 소오스 영상신호(V1-V8)를 순차적으로 선택하는 멀티플렉서(102A-102D)와; 상기 멀티플렉서(102A-102D)에서 출력되는 아날로그의 영상신호를 디지탈신호로 변환하는 A/D변환기(103A-103D)와; 상기 A/D변환기(103A- 103D)에서 출력되는 영상 데이터를 필드메모리(105A),(105B)에 교번되게 라이트/리드하고, 소정의 시간차를 두고 라이트/리드하는 콘트롤러(104)와; 상기 필드메모리(105A),(105B)에서 리드출력되는 디지탈 영상데이터를 아날로그신호로 변환하는 D/A변환기(106)와; 상기 D/A변환기(106)의 출력 영상신호에 채널코드(CH_CODE)를 더하여 출력하는 가산기(107)를 포함하여 구성한 것을 특징으로 하는 영상신호 처리기의 디지탈 필드 스위칭 회로.A multiplexer 102A-102D sequentially selecting the source video signals V1-V8 output from a plurality of cameras; An A / D converter 103A-103D for converting analog video signals output from the multiplexers 102A-102D into digital signals; A controller 104 for alternately writing / reading image data output from the A / D converters 103A to 103D to / from the field memories 105A and 105B, and writing / reading the image data with a predetermined time difference; A D / A converter 106 for converting digital image data read out from the field memories 105A and 105B into analog signals; And an adder (107) for adding a channel code (CH_CODE) to an output video signal of the D / A converter (106) and outputting the result. 제1항에 있어서, 상기 가산기(107)에서 출력되는 아날로그의 영상신호로 부터 휘도신호(Y) 및 색차신호(U,V)를 복원함과 아울로 디지탈신호로 변환하는 디지탈 디코더(201)와; 상기 가산기(107)에서 출력되는 아날로그의 영상신호로 부터 동기신호와 카메라의 식별번호를 검출해내는 동기분리 및 식별번호검출부(202)와; 상기 검출된 카메라의 식별번호를 근거로 상기 디지탈 디코더(201)에서 출력되는 휘도신호 및 색차신호(Y,U,V)를 필드메모리(203)에 라이트/리드하여 그로부터 분할된 형태의 휘도신호 및 색차신호가 출력되게 하는 콘트롤러(207)와; 상기 필드메모리(203)에서 출력되는 휘도신호 및 색차신호(Y,U,V)를 아날로그신호로 변환함과 아울러 부호화 처리하여 표시부(206)측으로 출력하는 디지탈 엔코더(204)를 더 포함하여 구성한 것을 특징으로 하는 영상신호 처리기의 디지탈 필드 스위칭 회로.The digital camera according to claim 1, further comprising: a digital decoder (201) for recovering the luminance signal (Y) and color difference signals (U, V) from the analog video signal output from the adder (107) ; A sync separation and identification number detection unit 202 for detecting the synchronization signal and the camera identification number from the analog video signal output from the adder 107; The luminance signal and the color difference signals Y, U, and V output from the digital decoder 201 are written / read into the field memory 203 based on the detected camera identification number, A controller 207 for outputting a color difference signal; And a digital encoder 204 for converting the luminance signal and color difference signals (Y, U, V) output from the field memory 203 into analog signals, encoding the digital signals, and outputting them to the display unit 206 A digital field switching circuit of a video signal processor characterized by.
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* Cited by examiner, † Cited by third party
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WO2008021978A3 (en) * 2006-08-10 2008-04-03 Intel Corp Method and apparatus for synchronizing display streams
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